0 引言

    現(xiàn)代數(shù)控系統(tǒng)、工業(yè)機器人正向著高速和高精度的方向發(fā)展，而加減速控制算法在實現(xiàn)其運動的高速、高精度上起著至關(guān)重要的作用。哈爾濱工程大學(xué)鄭金興等^[1]提出了基于梯形速度控制的變插補周期實時插補算法，該算法可有效地控制加工精度，充分發(fā)揮了各軸聯(lián)動的加減速能力，但在運動的高速和實時性上不是很理想；朱明等^[2]提出了一種實用的S曲線加減速控制算法，該算法加速度連續(xù)變化，速度變化平穩(wěn)，減小了加工過程中速度突變造成的沖擊,但算法稍復(fù)雜，計算量大。目前，應(yīng)用于數(shù)控系統(tǒng)和工業(yè)機器人中的加減速運動控制算法有很多。如梯形曲線加減速、S形曲線加減速、多項式加減速、三角函數(shù)加減速^[3-4]等控制算法。這些加減速算法都可以通過軟件編程的方式實現(xiàn)，但由于計算量較大使得很難通過硬件編程的方式實現(xiàn)。為了減小計算量，實現(xiàn)加減速控制算法的高速與高精度，Chen和LEE^[5]提出了基于FIR濾波器的加減速速度規(guī)劃算法。該算法采用濾波技術(shù)對加減速度進行光滑處理，實現(xiàn)了加減速的連續(xù)變化，減少了加工中由于加減速突變而產(chǎn)生的振動，進而實現(xiàn)高精度加工，同時又能達到良好的加減速性能，實現(xiàn)高速的加工；但其算法稍復(fù)雜，實現(xiàn)上有一定的難度。KIM D^[6]提出了一種基于卷積的加減速運動規(guī)劃算法。該算法通過對速度進行卷積，使得在計算過程中只包含加法與除法運算，簡化了復(fù)雜的計算過程，提高了加減速控制算法的運算速度。

    本文在以上研究基礎(chǔ)上，引入數(shù)字卷積，采用FPGA硬件編程的方式實現(xiàn)數(shù)字卷積加減速控制算法，提高了運算速度與精度。該算法采用定點數(shù)進行計算，節(jié)約了FPGA的邏輯門的數(shù)量并且減小了計算誤差。

1 數(shù)字卷積加減速算法

    基于數(shù)字卷積加減速算法[7]卷積算子表達式為：

    由于式(2)是迭代表達式，并且只包含加法和除法運算，因此采用FPGA硬件去實現(xiàn)將極大地降低計算量。

    對于固定速度V_max輸入經(jīng)過一次數(shù)字卷積后得到如圖1所示的梯形加減速曲線。其中，總的運行時間nT_s等于曲線的長度除以固定速度V_max。經(jīng)過數(shù)字卷積后速度的位移距離必須保持一致，因此，H₁的值取為1/n₁T_s。如果想要得到光滑、高柔性的S形加減速速度曲線，可以對固定速度輸入進行兩次數(shù)字卷積，即對得到的梯形速度曲線再進行一次數(shù)字卷積如圖2所示。另外，為了確保在經(jīng)過兩次數(shù)字卷積后能夠達到最大速度V_max，n₂T_s的時間必須小于n₁T_s，否則在經(jīng)過數(shù)字卷積后得到的最大速度將小于固定的速度值V_max。

2 數(shù)字卷積加減速算法的硬件實現(xiàn)

2.1 梯形加減速算法的實現(xiàn)

    對于單軸點對點的梯形加減速運動，S為總的運動距離，V_max為最大速度，N₁為梯形加減速數(shù)字卷積序列長度?？偟倪\行時間為S除以V_max；在FPGA硬件設(shè)計時采用定點數(shù)進行計算，在運算過程中涉及到除法運算。因此，為了減小誤差要考慮余數(shù)的問題。文中的運動距離S、速度V_max及余數(shù)之間的關(guān)系表達式如式(3)：

    其中，N表示速度為V_max時的速度序列脈沖數(shù)，R為余數(shù)。另外，輸入速度序列為X₁[k]，如圖3所示。

    卷積算子序列Y₁[i]如圖4所示，數(shù)字卷積序列長度為N₁，其中N₁<N/2。通過對X₁[k]與Y₁[i]進行一次數(shù)字卷積得到梯形加減速運動控制速度序列如圖5所示，其表達式為式(5)：

    如果忽略余數(shù)R，在運動過程中將出現(xiàn)速度誤差，進而導(dǎo)致位置誤差。為了解決這個問題，本文采用速度補償?shù)姆绞剑谒俣刃蛄械哪┪蔡砑友a償速度序列來消除余數(shù)誤差，得到的速度輸出序列如圖6所示。

2.2 S形曲線加減速算法的實現(xiàn)

    如果對X₁[k]進行兩次數(shù)字卷積將得到S形加減速曲線；對于S曲線加減速，第二次數(shù)字卷積的序列長度為N₂。為了保證在經(jīng)過兩次數(shù)字卷積后，能夠達到最大速度V_max，N₂的取值必須小于N₁，卷積算子序列Y₂[n]如圖7所示。通過X₂[j]與Y₂[n]進行數(shù)字卷積可得到S形加減速曲線速度序列X₄[q]，如圖8所示。

    與梯形加減速類似，如果忽略余數(shù)R將導(dǎo)致速度誤差和位置誤差。為了解決這個問題，本文采用速度補償?shù)姆绞?，在速度序列的末尾添加補償速度序列來消除余數(shù)誤差，得到的速度輸出序列X₅(h)如圖9所示。

2.3 余數(shù)補償算法

    由于在通過FPGA實現(xiàn)的過程中采用定點數(shù)進行計算，因此，在卷積計算的除法運算過程中，需要考慮余數(shù)問題^[8]。事實上，在整個數(shù)字卷積的計算中有兩種情況會產(chǎn)生余數(shù)：第一種情況是在數(shù)字卷積之前卷積序列長度N的計算，如式(3)所示；另一種情況是在數(shù)字卷積計算過程中產(chǎn)生的余數(shù)如式(2)所示。為了解決上述問題，針對不同情況下的余數(shù)問題采用不同的算法來實現(xiàn)補償。

    對于在數(shù)字卷積之前產(chǎn)生的余數(shù)，余數(shù)R的計算如式(3)所示，這種情況下采用在速度序列的末尾添加速度補償序列。梯形加減速的卷積序列X₂[N₁+N-1]如式(5)所示，余數(shù)R可表示為：

    其中，V是X₂[N₁+N-1]序列的值；A表示速度為V時的速度補償序列脈沖數(shù)；B表示最終補償脈沖序列的誤差值。另外，P表示在圖7中總的添加的補償速度序列脈沖數(shù)。

    類似地，對于S形曲線加減速速度序列X₄[N+N₁+N₂-1]如式(6)所示，余數(shù)R可以表示為：

    其中，W是X₄[N+N₁+N₂-1]序列的值；C表示速度為W時的速度補償序列脈沖數(shù)；D表示最終補償脈沖序列的誤差值。另外，P表示總的添加補償速度序列脈沖數(shù)。

3 仿真與驗證分析

    仿真驗證過程在Matlab和Quartus II 13.1開發(fā)環(huán)境下采用硬件描述語言Verilog，在Altera的Cyclone IV器件上進行仿真和驗證實現(xiàn)。圖10為在MATLAB上S=250，V_max=10，N₁=7時的梯形曲線加減速運動控制實驗結(jié)果；圖11為S=250，V_max=10，N₁=7，N₂=4時的S形曲線加減速運動控制實驗結(jié)果；圖12、圖13分別為梯形和S形曲線加減速速度誤差圖，從圖中可以看出速度的誤差保持在±0.02范圍內(nèi)。圖14為S=250，V_max=10，N₁=7時的梯形曲線加減速通過FPGA硬件實現(xiàn)后在Modelsim上的仿真波形圖，圖15為S=250，V_max=10，N₁=7，N₂=4時的S形曲線加減速通過FPGA硬件實現(xiàn)后的仿真波形，其中，標(biāo)有圓圈部分為添加的余數(shù)補償速度部分。

4 結(jié)論

    針對工業(yè)機器人、數(shù)控系統(tǒng)中的加減速控制算法引入了數(shù)字卷積，減小了計算量，并通過FPGA硬件編程的方式實現(xiàn)了數(shù)字卷積的梯形曲線、S形曲線加減速控制算法。本文詳細分析了采用定點數(shù)計算數(shù)字卷積加減速算法過程的余數(shù)的處理方式。對與數(shù)字卷積運算之前產(chǎn)生的余數(shù)，在速度序列的末尾添加速度補償序列來消除余數(shù)誤差；對于數(shù)字卷積運算過程中產(chǎn)生的余數(shù)，采用余數(shù)累加的方式，來減小余數(shù)誤差。采用FPGA硬件編程的方式實現(xiàn)加減速控制算法，簡化系統(tǒng)結(jié)構(gòu)，提高運算效率和算法的穩(wěn)定性。

參考文獻

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