0 引言

    在日益惡劣的電磁環(huán)境中，信道化接收機(jī)因具有高靈敏度、大動(dòng)態(tài)范圍、同步信號(hào)檢測(cè)等幾個(gè)理想的特點(diǎn)被廣泛應(yīng)用于商業(yè)、監(jiān)測(cè)、國防等領(lǐng)域^[1-3]。常見的數(shù)字信道化接收機(jī)分為基于低通濾波器組和基于多相濾波器組的兩種結(jié)構(gòu)^[4]?；诙嘞酁V波器組結(jié)構(gòu)的信道化接收機(jī)采用多相濾波的方法將輸入信號(hào)轉(zhuǎn)化為多路并行處理，適合多信道、大帶寬的高速數(shù)據(jù)接收；基于低通濾波器組結(jié)構(gòu)的信道化接收機(jī)各個(gè)信道互相并聯(lián)，子信道之間相互獨(dú)立，靈活性高。但是隨著信道個(gè)數(shù)的增多，采用多路并聯(lián)的結(jié)構(gòu)會(huì)造成資源的浪費(fèi)。文獻(xiàn)[5]提出了基于相位旋轉(zhuǎn)的NCO設(shè)計(jì)方法，載波生成部分進(jìn)行了改進(jìn)，與傳統(tǒng)的算法相比可以節(jié)省超過50%的邏輯單元和存儲(chǔ)單元；文獻(xiàn)[6-8]提出了多通道復(fù)用的技術(shù)，將CIC下抽之后的HB和FIR濾波器設(shè)計(jì)為多通道結(jié)構(gòu)，并采用時(shí)分復(fù)用的方法，最后在FPGA器件上進(jìn)行了驗(yàn)證，取得了比較可觀的效果。

    本文分析了基于低通濾波器組結(jié)構(gòu)的信道化接收機(jī)的結(jié)構(gòu)和理論，在多通道復(fù)用技術(shù)的基礎(chǔ)上，對(duì)基于低通濾波器組結(jié)構(gòu)的信道化接收機(jī)作了進(jìn)一步優(yōu)化，在子信道個(gè)數(shù)相同的前提下，通過與文獻(xiàn)[8]所提方法的資源消耗情況對(duì)比，證明了此方法的有效性。 

1 信道化接收機(jī)模型

    低通濾波器組實(shí)現(xiàn)數(shù)字信道化接收機(jī)，其每個(gè)子信道都是相互獨(dú)立的DDC結(jié)構(gòu)，經(jīng)射頻前端處理之后的中頻信號(hào)經(jīng)過AD采樣、數(shù)字混頻、CIC抽取，半帶濾波、FIR濾波之后得到速率較低的信號(hào)，其中每個(gè)子信道參與數(shù)字混頻的本地載波由NCO產(chǎn)生，其頻率由子信道帶寬和中頻信號(hào)的頻率決定?；诘屯V波器組結(jié)構(gòu)的信道化接收機(jī)的工程實(shí)現(xiàn)結(jié)構(gòu)如圖1所示。

    對(duì)接收信號(hào)的信道化處理是信道化接收機(jī)的主要功能之一。信道劃分分為均勻信道劃分和非均勻信道劃分，其中均勻信道劃分為最常見的信道劃分方式。均勻信道劃分又分為奇型劃分和偶型劃分兩種，如圖2所示。

其中，K是信道個(gè)數(shù)，ω_k(k=0，1，2，3，…，K-1)是每個(gè)信道的中心頻率，每個(gè)信道間隔為2π/K，在均勻信道偶型劃分方式中，每個(gè)信道的中心頻率為：

    在均勻信道奇型信道劃分方式中，每個(gè)信道的中心頻率為：

    AD采樣之后的信號(hào)在每個(gè)信道內(nèi)與不同的頻率混頻，然后再經(jīng)低通濾波和抽取之后變成多路低速率信號(hào)，送給后端器件處理。

2 結(jié)構(gòu)優(yōu)化方法

    基于低通濾波器組的信道化接收機(jī)每個(gè)子信道具有相同的信號(hào)處理單元和濾波特性，每個(gè)子信道的信號(hào)處理單元如圖3所示，相位旋轉(zhuǎn)法是利用每個(gè)信道中心頻率按照固定步進(jìn)累加的特點(diǎn)，運(yùn)用三角函數(shù)關(guān)系將每個(gè)信道的相互獨(dú)立的載波生成轉(zhuǎn)化為基頻加偏頻旋轉(zhuǎn)的方法，其優(yōu)化涉及的范圍如圖3中方法一所示。文獻(xiàn)[8]中提出的組件復(fù)用的方法是基于每個(gè)子信道進(jìn)行低通濾波的HB和FIR具有完全相同的系數(shù)和結(jié)構(gòu)這一特性，將多通道并行結(jié)構(gòu)轉(zhuǎn)換為時(shí)分復(fù)用串行結(jié)構(gòu)，其優(yōu)化涉及的范圍如圖3中方法二所示。

    組件復(fù)用算法的提出是由于高速信號(hào)X(n)經(jīng)CIC濾波抽取之后，其數(shù)據(jù)速率大大降低，在FPGA系統(tǒng)時(shí)鐘較高的情況下，通過時(shí)分復(fù)用的方法，將每個(gè)信道的數(shù)據(jù)依次送到濾波器中達(dá)到組件復(fù)用的目的。實(shí)際上，可以將CIC濾波器和NCO也設(shè)計(jì)成多通道的形式并采用組件復(fù)用的方式以節(jié)省資源，其優(yōu)化涉及所有信號(hào)處理單元，如圖3方法三所示。至此，多通道并行處理的結(jié)構(gòu)轉(zhuǎn)化為與單個(gè)通道信號(hào)處理完全一樣的結(jié)構(gòu)，如圖4所示。

    顯然，F(xiàn)PGA的最高工作時(shí)鐘和通道的個(gè)數(shù)限制了輸入信號(hào)X(n)的采樣速率，在前端輸入信號(hào)模擬帶寬較小的情況下，可以適當(dāng)降低AD的采樣頻率，用以減輕多通道的設(shè)計(jì)對(duì)時(shí)鐘要求的負(fù)擔(dān)。此外，在滿足奈奎斯特帶通采樣定理的條件下，先對(duì)AD采集的信號(hào)進(jìn)行下抽，使其降低到一個(gè)較低的時(shí)鐘頻率，這樣就可以滿足多通道NCO和CIC濾波器對(duì)FPGA時(shí)鐘的要求。

3 優(yōu)化實(shí)現(xiàn)和資源分析

3.1 多通道NCO的設(shè)計(jì)和分析

    NCO主要有兩種設(shè)計(jì)方法：查找表法和CORDIC法，查找表法是通過相位累加器和ROM表結(jié)構(gòu)來實(shí)現(xiàn)^[9]。多通道的NCO依然采用相位累加器和ROM表的結(jié)構(gòu)，但需加入一些控制模塊和延時(shí)單元，以N通道的NCO為例，其結(jié)構(gòu)如圖5所示。

    N個(gè)通道的頻率控制字由控制單元按照時(shí)間先后分別送到加法器進(jìn)行累加，與單通道不同的是，單通道NCO在每個(gè)時(shí)鐘節(jié)拍頻率控制字累加一次，而N通道NCO每N個(gè)時(shí)鐘節(jié)拍累加一次。累加器的輸出作為ROM表的地址查詢對(duì)應(yīng)的數(shù)據(jù)輸出；同時(shí)，為了便于下一級(jí)信號(hào)處理單元能正確區(qū)分輸出的正、余弦波對(duì)應(yīng)哪一個(gè)通道，需要加入同步標(biāo)志信號(hào)，同步單元通過延時(shí)的方法使同步信號(hào)與本地載波信號(hào)保持同步。因此，多通道NCO的輸出信號(hào)時(shí)序?yàn)椋篘個(gè)通道的載波按時(shí)間先后輸出，sop標(biāo)志對(duì)應(yīng)第一個(gè)通道的信號(hào)，eop標(biāo)志對(duì)應(yīng)最后一個(gè)通道的信號(hào)。

    相位旋轉(zhuǎn)法每一路相位旋轉(zhuǎn)需要4個(gè)乘法器、2個(gè)加法器，產(chǎn)生基頻和偏頻的DDS共需要2個(gè)ROM表、2個(gè)加法器；采用多通道結(jié)構(gòu)只需要1個(gè)ROM表、1個(gè)加法器，那么N通道機(jī)構(gòu)與相位旋轉(zhuǎn)結(jié)構(gòu)相比，在增加很少的控制單元開銷的情況下，能節(jié)省1個(gè)ROM表、4N-4個(gè)乘法器、2N-1個(gè)加法器。

3.2 多通道CIC濾波器的設(shè)計(jì)和分析

    數(shù)字混頻之后需要用一個(gè)低通濾波器來提取低頻分量，CIC濾波器不僅能濾除其中的高頻分量，還能完成采樣率變換，并且其實(shí)現(xiàn)結(jié)構(gòu)簡單，沒有乘法單元，消耗資源少^[10]。CIC濾波器由積分器和梳狀濾波器構(gòu)成，其傳輸函數(shù)為：

其中D為下抽倍數(shù)，H₁(z)為積分器，H₂(z)為梳狀濾波器。CIC濾波器的實(shí)現(xiàn)結(jié)構(gòu)如圖6所示。

    多通道CIC也采用上述結(jié)構(gòu)，不過要加入控制模塊和延時(shí)單元來保證時(shí)序?qū)R和多通道的邏輯正確性，其FPGA實(shí)現(xiàn)模塊圖如圖7所示。

    如圖7所示，CIC濾波器的積分部分由Add模塊和Dly_Add延時(shí)模塊構(gòu)成；Down下抽模塊是CIC濾波器的下抽部分；CIC濾波器的梳狀濾波器部分由Sub減法模塊和Dly_Sub延時(shí)模塊構(gòu)成。下變頻之后的數(shù)據(jù)經(jīng)過Ctrl控制模塊按照sop高電平對(duì)應(yīng)第一個(gè)通道的數(shù)據(jù)和eop高電平對(duì)應(yīng)最后一個(gè)通道的數(shù)據(jù)的時(shí)序送到Expd擴(kuò)位模塊，該模塊是為了防止后級(jí)計(jì)算溢出，將輸入數(shù)據(jù)擴(kuò)位后輸出，Add模塊主要完成累加功能；Dly_Add模塊是延時(shí)單元，假設(shè)該CIC為N通道結(jié)構(gòu)，則該模塊的延時(shí)節(jié)拍數(shù)即為N；Down下抽模塊主要完成下抽功能，同時(shí)保證下抽之后的sop和eop信號(hào)與數(shù)據(jù)對(duì)齊；Dly_Sub減法模塊將輸入數(shù)據(jù)延時(shí)N個(gè)節(jié)拍后送到減法器；Dec模塊為截位模塊，可以保證整個(gè)多通道CIC濾波器的輸入和輸出數(shù)據(jù)寬度不變，以便在多級(jí)級(jí)聯(lián)的情況下不用改變數(shù)據(jù)位寬。最后，整個(gè)CIC濾波器的輸出為out_sop、out_eop、CIC_out，CIC_out是經(jīng)過濾波之后的輸出數(shù)據(jù)，out_sop對(duì)齊第一個(gè)通道的數(shù)據(jù)，out_eop對(duì)齊最后一個(gè)通道的數(shù)據(jù)。

    由圖6可以看出，一個(gè)單通道CIC需要兩個(gè)加法器，以N通道為例，采用多通道的設(shè)計(jì)結(jié)構(gòu)與單通道相比能節(jié)省2N-2個(gè)加法單元，實(shí)際應(yīng)用中為了達(dá)到足夠的抑制，防止下抽后發(fā)生頻譜混疊，CIC濾波器常采用多級(jí)級(jí)聯(lián)的形式，這樣節(jié)省的資源就更可觀了。

4 結(jié)果和資源比較

    為了驗(yàn)證上述方法的有效性和正確性，在Xilinx的Virtex 4系列FPGA-XC4VSX55上實(shí)現(xiàn)了一個(gè)通道數(shù)為10的數(shù)字信道化接收機(jī)，接收機(jī)接收帶寬為5 MB，每個(gè)信道帶寬為500 KB，每個(gè)信道的中心頻率依次為68 MB、68.5 MB、69 MB、69.5 MB、70 MB、70.5 MB、71 MB、71.5 MB、72 MB、72.5 MB。輸入信號(hào)為正弦波信號(hào)，頻率為70.125 MHz。NCO和CIC設(shè)計(jì)為10通道的結(jié)構(gòu)，為了達(dá)到60 dB的抑制，CIC采用5級(jí)級(jí)聯(lián)的方法，下抽倍數(shù)為10；半帶濾波器的階數(shù)為31階，系數(shù)量化位寬為15 bit，低通濾波器階數(shù)為50，系數(shù)量化位寬為17 bit，低通濾波器濾波之后下抽5倍，低通濾波器的采樣頻率與截止頻率之比為10:1；信道化的數(shù)據(jù)通過USB接口上傳給上位機(jī)，Matlab讀取上傳的數(shù)據(jù)做16 384點(diǎn)的傅里葉變換，最后通過頻譜拼接形成一個(gè)完整的頻譜，Matlab生成的頻譜如圖8所示。

    圖8為歸一化后的信道化頻譜，可以看出其動(dòng)態(tài)范圍在60 dB以上，滿足設(shè)計(jì)要求，頻譜最大值在70.125 MHz處與輸入頻率對(duì)應(yīng)，其他比較高的頻譜分量為截位引起的量化噪聲。在同樣的信道化方案的前提下，將優(yōu)化前后的資源消耗情況作了對(duì)比，其結(jié)果如表1所示。

5 結(jié)束語

    本文闡述了基于低通濾波器組結(jié)構(gòu)的信道化接收機(jī)的模型，用多通道復(fù)用的方法對(duì)本地載波生成和抽取濾波過程中的CIC濾波器作了更進(jìn)一步的優(yōu)化，并對(duì)多通道NCO和CIC的FPGA實(shí)現(xiàn)方法作了詳細(xì)介紹，最后通過優(yōu)化前后的資源消耗對(duì)比，證明了本方案的有效性。實(shí)際上，F(xiàn)PGA的正常工作時(shí)鐘頻率是有上限的，以200 MHz為例，若多通道結(jié)構(gòu)的通道個(gè)數(shù)為20個(gè)，則輸入信號(hào)的采樣速率最高為10 MHz，在滿足奈奎斯特采樣定理的前提下，輸入信號(hào)的帶寬應(yīng)≤5 MHz；若子信道個(gè)數(shù)為10個(gè)，則輸入信號(hào)的帶寬應(yīng)≤10 MHz。該方案在頻譜分析、通信信號(hào)盲識(shí)別中的預(yù)處理等領(lǐng)域有廣泛應(yīng)用，已應(yīng)用于研究項(xiàng)目當(dāng)中。

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