劉  超1，2，李  強(qiáng)1，熊永忠2

（1.電子科技大學(xué) 微電子與固體電子學(xué)院，四川 成都610054；2.中國(guó)工程物理研究院 太赫茲中心，四川 成都611731）

    摘  要： 提出了應(yīng)用0.13μm CMOS工藝設(shè)計(jì)的具有高隔離度的Ka波段單刀雙擲（Single Pole Double Throw，SPDT）開(kāi)關(guān)。測(cè)試結(jié)果顯示，在Ka波段此單片開(kāi)關(guān)插損為2.7～3.7 dB，在35 GHz時(shí)測(cè)得的輸入1 dB壓縮點(diǎn)（P-1 dB）為8 dBm。通過(guò)使用并聯(lián)NMOS晶體管的拓?fù)浣Y(jié)構(gòu)并且使用高Q值的匹配網(wǎng)絡(luò)，測(cè)得的開(kāi)關(guān)在30～45 GHz有33～51 dB的隔離度。此Ka波段單刀雙擲開(kāi)關(guān)芯片的核心面積（die）僅僅為160×180 ?滋m2。

    關(guān)鍵詞： Ka波段；單刀雙擲開(kāi)關(guān)；高隔離度；CMOS；T/R開(kāi)關(guān)

    中圖分類(lèi)號(hào)： TN432

    文獻(xiàn)標(biāo)識(shí)碼： A

    DOI：10.16157/j.issn.0258-7998.2016.04.012

    中文引用格式： 劉超，李強(qiáng)，熊永忠. CMOS單片高隔離度Ka波段單刀雙擲開(kāi)關(guān)的設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2016，42(4)：43-45，52.

    英文引用格式： Liu Chao，Li Qiang，Xiong Yongzhong. CMOS monolithic Ka-band SPDT switch design with high isolation[J].Application of Electronic Technique，2016，42(4)：43-45，52.

0 引言

    如今單片集成電路在微電子領(lǐng)域是非常熱門(mén)的研究方向，在通信系統(tǒng)中，開(kāi)關(guān)作為重要的組件電路控制著信號(hào)的流動(dòng)方向。單刀雙擲（Single Pole Double Throw，SPDT）開(kāi)關(guān)尤其重要，它廣泛地應(yīng)用在T/R組件、移相器、衰減器中。

    在傳統(tǒng)的設(shè)計(jì)中，開(kāi)關(guān)往往用III-V族半導(dǎo)體(GaAs或者InP)的晶體管或者二極管設(shè)計(jì)來(lái)獲得小的插入損耗^[1-7]。然而，該方法占據(jù)比較大的面積而且比較昂貴。隨著硅基工藝的發(fā)展，基于CMOS或者SiGe BiCMOS工藝設(shè)計(jì)的開(kāi)關(guān)也開(kāi)始流行起來(lái)^[2-6]，它們的優(yōu)勢(shì)在于有著較低的成本和較高的集成度。

    在傳統(tǒng)的毫米波SPDT開(kāi)關(guān)的設(shè)計(jì)中，管子寄生的關(guān)斷電容和導(dǎo)通電阻使得開(kāi)關(guān)往往需要折中考慮損耗和隔離度。為了緩解這個(gè)問(wèn)題，我們采用并聯(lián)式NMOS管子的設(shè)計(jì)，將NMOS管子的寄生效應(yīng)匹配到相應(yīng)的傳輸網(wǎng)絡(luò)中，再采用高Q值的電感設(shè)計(jì)。相對(duì)先前的設(shè)計(jì)，本文設(shè)計(jì)的開(kāi)關(guān)可以保證插入損耗在可以接受的條件下同時(shí)獲得非常高的隔離度。

1 CMOS工藝

    本開(kāi)關(guān)是基于0.13 μm CMOS設(shè)計(jì)的，工藝中共有7層金屬，最上面兩層比較厚的金屬(分別為3 μm和2 μm)用于電感設(shè)計(jì)。相對(duì)于III-V族的半導(dǎo)體，硅基工藝襯底有著相對(duì)比較大的損耗。為了降低其影響，使用最下層的金屬（0.4 μm）作為地線層來(lái)起到一定的屏蔽作用，最上層的金屬（3 μm）用來(lái)設(shè)計(jì)傳輸線。采用此種設(shè)計(jì)的50 Ω?jìng)鬏斁€寬大約為16 μm，在Ka波段損耗大概0.6 dB/mm。

2 Ka波段高隔離度開(kāi)關(guān)設(shè)計(jì)

    圖1是NMOS管的等效寄生模型。NMOS管相當(dāng)于一個(gè)四端元件，包括端口G（柵級(jí)）、D（漏極）、S（源級(jí)）和B（襯底）。主要的寄生電容有柵漏電容C_gd、柵源電容C_gs、源級(jí)和漏級(jí)到襯底的電容C_db和C_sb。此外，襯底到地的電阻R_b也影響著開(kāi)關(guān)的性能。

    襯底電阻的大小在實(shí)際設(shè)計(jì)中很難有一個(gè)準(zhǔn)確的模型，因?yàn)樗Q于晶體管大小、管子條柵的數(shù)目、襯底接觸孔的分布，甚至是周?chē)娐菲陂g的分布^[8-9]，這個(gè)模型在代工廠提供的模型中難以準(zhǔn)確地體現(xiàn)?；谝r底電阻的復(fù)雜性和不確定性，在實(shí)際工程中往往采用版圖中的處理使其最大化或者最小化的方式來(lái)簡(jiǎn)化其模型。

    在開(kāi)關(guān)設(shè)計(jì)中，一個(gè)很大的隔離電阻R_g放置在NMOS管的柵和控制電壓之間，用以減小信號(hào)泄露，同時(shí)避免柵氧擊穿。在一般的串聯(lián)管子開(kāi)關(guān)設(shè)計(jì)中，想要減小開(kāi)關(guān)的插損就必須選用尺寸比較大的管子。然而，這必然導(dǎo)致寄生的電容也隨之增大，造成關(guān)斷時(shí)隔離度的下降。因此插損和隔離度的折中限制了管子的選擇。

    在本文提出的結(jié)構(gòu)中，NMOS管作為并聯(lián)器件來(lái)使用。為了減小襯底電阻的影響，采用盡量減小接觸電阻的方式，在管子周?chē)胖帽M量多的襯底接觸通孔。這樣，襯底電阻可以近似為一個(gè)非常小的電阻。對(duì)應(yīng)的關(guān)斷情況和導(dǎo)通情況下的等效電路模型如圖2(a)和圖2(b)所示。當(dāng)開(kāi)關(guān)導(dǎo)通時(shí)并聯(lián)的NMOS管可以近似為一個(gè)到地的小電阻R_on；當(dāng)開(kāi)關(guān)關(guān)斷時(shí)，可以近似為一個(gè)到地的電容C_off。

    圖3為所設(shè)計(jì)的Ka波段單刀雙擲開(kāi)關(guān)的原理圖。其主要設(shè)計(jì)思想就是將關(guān)斷情況下NMOS管子的寄生電容加入到匹配網(wǎng)絡(luò)中，從而減輕了傳統(tǒng)串聯(lián)NMOS開(kāi)關(guān)中插損和隔離度的折中問(wèn)題。表1所示為此開(kāi)關(guān)的詳細(xì)器件參數(shù)。

    當(dāng)V_C是低電平時(shí)，T₁和T₂關(guān)斷，T₃和T₄導(dǎo)通。圖3(a)的上通路中，串聯(lián)電感L₂和T₁、T₂的寄生關(guān)斷電容形成了一個(gè)π型網(wǎng)絡(luò)。同時(shí)，電感L₁和兩個(gè)C₁也形成了一個(gè)π型網(wǎng)絡(luò)。信號(hào)通路上的高階LC匹配網(wǎng)絡(luò)模擬傳輸線可以使得輸入輸出都達(dá)到良好匹配，從而獲得相對(duì)較寬的帶寬。在導(dǎo)通情況下T₃和T₄的導(dǎo)通電阻比較小，下通路中L₁和C₁形成了在工作頻率上的并聯(lián)諧振，從而相對(duì)端口1可以是高阻狀態(tài)。

    從上述的設(shè)計(jì)思路可知，工作時(shí)的等效電路如圖3(b)所示。關(guān)斷情況下的NMOS管(T₁和T₂)可以等效為到地的電容(C₂)，導(dǎo)通情況下的NMOS管子(T₃和T₄)可以等效為到地的小電阻(R_on)。

    為了達(dá)到高的隔離度，下通路必須在工作頻率上呈現(xiàn)高阻。并聯(lián)諧振的等效阻抗為：

其中Q是整個(gè)網(wǎng)絡(luò)的品質(zhì)因子，包括了NMOS管和無(wú)源的電感。因此，為了在端口1提供高阻，需要選擇高Q值的器件。

    為了達(dá)到盡量高的Q值，需要NMOS管具有盡量小的導(dǎo)通電阻，電感具有盡量高的Q值。應(yīng)用并聯(lián)型的單刀雙擲開(kāi)關(guān)結(jié)構(gòu)，管子關(guān)斷時(shí)的寄生電容是匹配網(wǎng)絡(luò)的一部分，可以選用大尺寸的管子來(lái)降低導(dǎo)通電阻而不用犧牲隔離度。

    從表1中看到各參數(shù)的值，片上電感的Q值對(duì)開(kāi)關(guān)的損耗影響非常大。我們采用單層八角螺旋繞線電感的方式設(shè)計(jì)了開(kāi)關(guān)中的電感。

    并聯(lián)NMOS管子的關(guān)斷寄生電容可以根據(jù)式(2)使用Y參數(shù)計(jì)算出來(lái)。對(duì)于尺寸為60 μm/0.13 μm的管子(10個(gè)條柵)在35 GHz時(shí)的寄生電容值為46 fF。

    最終，整個(gè)開(kāi)關(guān)的設(shè)計(jì)通過(guò)HFSS仿真其無(wú)源結(jié)構(gòu)加上代工廠提供的NMOS管子模型在ADS中協(xié)同仿真實(shí)現(xiàn)。為了減少相鄰?fù)ǖ赖男盘?hào)耦合，在版圖設(shè)計(jì)中還加入了接地的隔離墻。

3 測(cè)試結(jié)果

    圖4顯示了加工出來(lái)的芯片照片，算上pad一共面積為0.74×0.62 mm²。而此開(kāi)關(guān)芯片的核心面積才0.16×0.18 mm²。

    S參數(shù)的測(cè)試是在探針臺(tái)上用微波的地-信號(hào)-地（Ground-Source-Ground）探針進(jìn)行片上測(cè)試。由于此芯片核心面積太小，為了測(cè)試方便加了pad和微帶走線后面積稍微增大了一些。

    圖5顯示了仿真和測(cè)試的輸入輸出匹配和插損的對(duì)比圖。整體結(jié)果一致性非常好，只有測(cè)試出來(lái)的損耗比仿真結(jié)果大一些。從30～45 GHz測(cè)得的損耗是2.7～3.7 dB之間。這可能是由于高頻下NMOS管子的模型精確度引起的。在30～45 GHz間，測(cè)試的輸入和輸出回波損耗都在14 dB以上。測(cè)試和仿真的開(kāi)關(guān)隔離度如圖6所示。通過(guò)使用并聯(lián)NMOS管式的結(jié)構(gòu)和高Q值的電感元件，測(cè)試結(jié)果顯示從30～45 GHz此開(kāi)關(guān)有33～51 dB的隔離度。這里要說(shuō)明的是，測(cè)試的隔離度比仿真結(jié)果還要好是因?yàn)閷?shí)際版圖設(shè)計(jì)中又加入了接地的隔離帶，而仿真結(jié)構(gòu)中是未將此效應(yīng)包括在內(nèi)的。

    開(kāi)關(guān)的功率性能測(cè)試由一臺(tái)信號(hào)源和頻譜儀測(cè)試完成。在35 GHz時(shí)，此開(kāi)關(guān)的輸入1 dB壓縮點(diǎn)（P_{-1 dB}）為8 dBm。相對(duì)來(lái)說(shuō)比較低的功率性能是因?yàn)槭褂皿w硅（bulk CMOS）的工藝，不能在襯底接觸上引入襯底懸浮(floating body)技術(shù)來(lái)提高其擊穿電壓進(jìn)而提高功率性能。

    此開(kāi)關(guān)和文獻(xiàn)中使用硅基工藝（CMOS或者SiGe BiCMOS）設(shè)計(jì)的Ka波段單刀雙擲開(kāi)關(guān)結(jié)果性能對(duì)比如表2所示。從對(duì)比中可以看出，本文設(shè)計(jì)的Ka波段單刀雙擲開(kāi)關(guān)用比較小的面積實(shí)現(xiàn)了高隔離度和好的輸入輸出匹配。此外，由于體硅工藝所限，開(kāi)關(guān)的功率處理能力相對(duì)較低一些。

4 結(jié)論

    本文基于0.13 μm CMOS工藝設(shè)計(jì)了一種高隔離度的Ka波段的單片單刀雙擲開(kāi)關(guān)。通過(guò)使用并聯(lián)NMOS管子結(jié)構(gòu)，采用高Q值的匹配網(wǎng)絡(luò)并且在版圖中采用隔離墻，片上測(cè)試結(jié)果表明此開(kāi)關(guān)在Ka波段的隔離度可以達(dá)到33～51 dB。

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