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ATE測試中抖動對高性能ADC測試結果的影響與分析
2016年電子技術應用第7期
余 琨
上海華嶺集成電路技術股份有限公司，上海201203
摘要： 主要針對高速ADC測試技術進行研究，其時鐘信號及輸入模擬信號均需要輸入非常“干凈”即抖動很小的信號，從理論上分析了不同的時鐘抖動在不同速率下對ADC測試結果的影響。實際使用ATE針對一款12位、105 MS/s高性能ADC進行測試，分別采用兩種不同時鐘抖動條件的模塊提供時鐘信號和輸入模擬信號，對比兩種情況下測得的ADC動態(tài)參數(shù)如SNR、SINAD、SFDR等測試結果，SNR測試結果在不同的頻點約有2~5 dB的差異，驗證了信號抖動對ADC測試結果帶來了不可忽視的影響。
中圖分類號： TN407
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2016.07.011
中文引用格式： 余琨. ATE測試中抖動對高性能ADC測試結果的影響與分析[J].電子技術應用，2016，42(7)：46-49.
英文引用格式： Yu Kun. Effect and analysis of jitter on high performance ADC in ATE testing[J].Application of Electronic Technique，2016，42(7)：46-49.
Effect and analysis of jitter on high performance ADC in ATE testing
Yu Kun
Sino IC Technology Co.，Ltd.，Shanghai 201203，China
Abstract： The high speed ADC test technology are studied. The clock signal and the input analog signal need to be very "clean", which is a signal with small jitter. From the theoretical analysis, the influence of different clock jitter on the ADC test results is analyzed. The actual use of ATE for a 12 bit, 105 MS/s high performance ADC testing, two different clock jitter conditions are used to provide the clock signal and input analog signal, measured the dynamic parameters such as SINAD, SFDR, SNR, compared with two cases to verify the impact of the signal jitter on ADC test results which can not be negletable, such as SNR test results have about 2~5 dB differences in different frequency points.
Key words : testing；jitter；A/D Converter；SNR

0 引言

    隨著近年來雷達、通信、汽車、航空電子等眾多領域的飛速發(fā)展，高速、高精度系統(tǒng)對高性能ADC的需求也在成倍增長。而ADC上市之前必不可少的一環(huán)即是進行測試驗證，可在實驗室采用高精度的分立儀器搭建測試平臺對其進行全參數(shù)的測試評估，分立儀器的好處是性能指標比較高，可對ADC進行精確測試，但是效率比較差，測試時間比較長，而大批量地生產(chǎn)測試必須講究測試效率，因此采用自動測試機（ATE）進行量產(chǎn)測試似乎是唯一的途徑，可保證所有被系統(tǒng)、整機采用的ADC電路均為良品。

    在高速ADC測試時，隨著采樣時鐘的頻率越來越高，高速ADC對采樣時鐘的穩(wěn)定性要求也越來越高[1]，因此，在測試時要求輸入非常“干凈”即抖動很小的信號，包括時鐘信號及輸入模擬信號，以確保抖動對測試結果的影響足夠小。如圖1所示為不同的時鐘抖動在不同速率下對測試結果的影響，可以看出，要想反映ADC的真實性能，必須采用質(zhì)量遠高于被測ADC指標要求的信號作為時鐘源與信號源，因此，在實際ATE測試中需同時考慮經(jīng)濟門與質(zhì)量門，針對被測芯片的不同測試需求采用ATE相應的模塊作為時鐘源與信號源，進行ADC測試。

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1 抖動對ADC測試結果的影響

    ADC的工作過程可分為采樣/保持和量化兩步，將輸入的模擬信號轉換為相應的數(shù)字碼。針對ADC進行測試，采用ATE的電源模塊給其供電，AWG提供時鐘信號及模擬輸入信號，Digitizer采集芯片輸出的數(shù)字碼，采用ATE測試ADC原理框圖如圖2所示，通過采集的數(shù)據(jù)分析得到ADC的靜態(tài)參數(shù)如差分非線性、積分非線性等，動態(tài)參數(shù)如信噪比、諧波失真等，而信噪比是其性能指標中最重要的一項[2]。在整個過程中引入的噪聲來源較多，包括信號失真、隨機噪聲、采樣時鐘抖動引起的相位噪聲、量化噪聲、非線性失真等[3]。

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    采樣時鐘是ADC轉換電路的基本要素，隨著被采樣信號速度的提高，采樣時鐘的頻率也迅速提高，采樣時鐘的抖動對高速ADC轉換性能的影響也就越來越不可忽視[4]。被測試的輸入信號頻率越高，對信噪比的要求越高，則對采樣時鐘抖動的要求越苛刻。采樣時鐘的抖動是一個短期的、非積累性變量，表示信號的實際定時位置與其理想位置的時間偏差。時鐘源產(chǎn)生的抖動會使ADC的內(nèi)部電路錯誤地觸發(fā)采樣時間，結果造成模擬輸入信號在幅度上的誤采樣，從而惡化ADC的信噪比[5]。

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    測試信號為：

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    信噪比為：

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其中，F(xiàn)sig為測試信號頻率，Jrms為時鐘抖動。

    同樣地，模擬輸入信號源抖動會引起ADC在同一個時間采樣點上，模擬輸入信號在幅度上的誤差，從而惡化ADC的信噪比。

    測試信號為：

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2 ATE測試板卡jitter性能介紹

    針對高性能ADC的測試選用世界主流高端測試機，如美國泰瑞達公司的UltraFlex、日本愛德萬公司的V93000等，本文中所有實驗主要采用UltraFlex進行。以ADI公司的AD10200芯片為例，針對該芯片測試需要105 MS/s的時鐘信號，UltraFlex平臺的資源包括TurboAC、UltraWave等均可提供該時鐘信號，但是不同的資源所提供的信號質(zhì)量差異很大。根據(jù)泰瑞達公司提供的UltraFlex Spec可以看到，TurboAC與UltraWave通常用來提供芯片測試的模擬信號，該模擬信號也可作為AD10200的時鐘信號，在該芯片測試所需的條件下，相位噪聲指標（即信號抖動在頻域的表現(xiàn)指標）如表1所示?？梢悦黠@看出，UltraWave具有非常低的相位噪聲，信號質(zhì)量遠好于TurboAC[6]。在實際測試中，分別給出選用兩個不同instrument作為時鐘源與模擬信號源的測試結果及對比。

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3 AD10200實際測試過程及結果對比

    AD10200是ADI半導體公司一款內(nèi)置信號調(diào)理電路模塊的全通道ADC芯片，可提供改進的動態(tài)性能和完全匹配的通道間性能。該芯片包括兩個寬動態(tài)范圍ADC，各ADC具有一個針對直接中頻采樣進行優(yōu)化的變壓器耦合前端。AD10200具有片內(nèi)采樣保持(T/H)電路，并采用創(chuàng)新架構，可實現(xiàn)12位、105 MS/s性能。AD10200的模數(shù)轉換部分采用+5 V電源供電，輸出級采用+3.3 V數(shù)字電源供電。每個通道均完全獨立，可以在獨立的編碼和模擬輸入下工作[7]。其功能框圖如圖4所示。其主要性能參數(shù)要求及測試條件如表2所示。

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    采用ATE對其進行測試，需要設計測試DIB，實現(xiàn)AD10200電路引腳與測試機相應測試資源之間的連接[8]。根據(jù)芯片特性及測試要求，設計了測試DIB，首先是電源的考慮，對于高性能ADC的測試，電源至關重要，必須提供干凈的無噪聲電源，在設計上采用了測試機的電源模塊，并對其做充分濾波，由于芯片需進行多頻點動態(tài)參數(shù)測試，采用TTE的定制帶通濾波器針對不同的頻點進行相應濾波，在選擇濾波器時，插入損耗應盡量小，3 dB截止帶寬最好在10％以下，帶外抑制最好大于65 dB[9]；由于ADC的模擬部分對數(shù)字噪聲十分敏感，因此ADC的供電需要將數(shù)字和模擬分開，數(shù)字地和模擬地也相應地分開，最后采用0 Ω電阻短接。在信號通路上使用帶通濾波器，可消除信號源產(chǎn)生的大部分寬帶噪聲、諧波以及雜散信號，在ADC測試方面有極佳表現(xiàn)[10]；電路板采用異形電路板設計，使關鍵信號走線最短，采用SMA頭通過同軸電纜與測試機資源直接相連，對整條通路的特征阻抗予以保證。測試板Layout圖及實物圖如圖5、圖6所示。

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    ADC的靜態(tài)指標通過對正弦波的采樣數(shù)據(jù)進行幅度分布的直方圖統(tǒng)計間接計算得到；動態(tài)指標通過對正弦波的采樣數(shù)據(jù)進行FFT頻譜分析間接計算得到。分別采用TurboAC模塊與UltraWave模塊作為時鐘源與信號源得到的測試結果如表3所示，多個頻點的詳細測試結果如圖7所示。可以看到，采用UltraWave模塊得到的測試結果明顯優(yōu)于TurboAC模塊，如SNR在不同的測試頻點可獲得2~5 dB的性能提高。且多次測試可重復得到一致的結果，充分證明了測試的穩(wěn)定性。

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4 結論

    本論文針對信號抖動對高性能ADC測試結果的影響進行了研究，從理論上分析了不同的時鐘抖動在不同速率下對ADC測試結果的影響。實際使用泰瑞達UltraFlex測試機臺針對一款12位、105 MS/s高性能ADC進行測試，分別采用UltraFlex兩種不同時鐘抖動條件的模塊TurboAC與UltraWave來提供時鐘信號和輸入模擬信號，對比兩種情況下測得的ADC動態(tài)參數(shù)如SNR、SINAD、SFDR等測試結果可以看到，采用UltraWave模塊得到的測試結果明顯優(yōu)于TurboAC模塊，驗證了抖動對ADC測試結果帶來的影響是非常大的。因此，在針對高性能ADC進行測試時，根據(jù)ADC測試指標的具體需求，優(yōu)選信號抖動較小的測試模塊來作為時鐘源與信號源。

參考文獻

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[8] Mark Burns，Gordon W.Roberts.混合信號集成電路測試與測量[M].北京：電子工業(yè)出版社，364-365.

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