《電子技術(shù)應(yīng)用》
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基于鎖相環(huán)的高速示波器等效采樣系統(tǒng)設(shè)計(jì)
2017年電子技術(shù)應(yīng)用第5期
查添翼1，陳晟祺2，戈浚堯3
1.江蘇省常熟中學(xué)，江蘇 蘇州215500；2.清華大學(xué) 電機(jī)工程與應(yīng)用電子技術(shù)系，北京100084； 3.南京郵電大學(xué) 通信與信息工程學(xué)院，江蘇 南京210023
摘要： 采用小數(shù)分頻鎖相環(huán)芯片ADF4351作為采樣時(shí)鐘發(fā)生器，利用FPGA進(jìn)行等精度測(cè)頻，運(yùn)用差頻法順序等效采樣原理，設(shè)計(jì)了最高等效采樣率為160 GS/s的高速示波器等效采樣系統(tǒng)。同時(shí)通過(guò)時(shí)鐘分配器和數(shù)字延遲線產(chǎn)生交替采樣時(shí)鐘，利用4片最高采樣率為250 MS/s的8 bit ADC進(jìn)行時(shí)間交替采樣，使系統(tǒng)的最高實(shí)時(shí)采樣率達(dá)到1 GS/s。由于采用低抖動(dòng)的時(shí)鐘源，系統(tǒng)在DC到500 MHz的設(shè)計(jì)帶寬內(nèi)保持了良好的噪聲性能，信噪比優(yōu)于基于DDS技術(shù)的等效采樣系統(tǒng)。
中圖分類號(hào)： TN911.8；TM935.38
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.2017.05.023
中文引用格式： 查添翼，陳晟祺，戈浚堯. 基于鎖相環(huán)的高速示波器等效采樣系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(5)：94-97.
英文引用格式： Zha Tianyi，Chen Shengqi，Ge Junyao. Design of equivalent sampling system for high-speed oscilloscope based on PLL[J].Application of Electronic Technique，2017，43(5)：94-97.
Design of equivalent sampling system for high-speed oscilloscope based on PLL
Zha Tianyi1，Chen Shengqi2，Ge Junyao3
1.Jiangsu Province Changshu High School，Suzhou 215500，China； 2.Department of Electrical Engineering，Tsinghua University，Beijing 100084，China； 3.College of Telecommunications & Information Engineering，Nangjing University of Posts and Telecommunications， Nanjing 210023，China
Abstract： Using the fractional-N PLL chip ADF4351 as the sampling clock generator and FPGA for identical precision frequency measurement, an equivalent sampling system which has a maximum equivalent sampling rate of 160 GS/s is designed for high-speed oscilloscope under the beat frequency method sequential sampling principle. Combining the clock divider with the digital delay line to produce alternating sampling clock, and using four 8-bit ADC to finish time-interleaved sampling, this system′s highest real-time sampling rate reached 1 GS/s. Due to the low jitter clock source, the system keeps low noise over the designed bandwidth of DC to 500 MHz, whose signal to noise ratio is better than that of the equivalent sampling system based on DDS.
Key words : fractional-N PLL；equivalent sampling；time-interleaving sampling；high-speed oscilloscope

0 引言

    針對(duì)高速示波器應(yīng)用，設(shè)計(jì)了一種基于小數(shù)分頻鎖相環(huán)技術(shù)的差頻法等效采樣系統(tǒng)[1]，其最高等效采樣率隨著被測(cè)信號(hào)頻率的升高而升高，在處理高頻信號(hào)時(shí)具有先天性的優(yōu)勢(shì)。相比于主流的基于DDS(Direct Digital Synthesizer)技術(shù)的差頻法等效采樣方案，其在高頻率下的可靠性更佳。同時(shí)，本系統(tǒng)通過(guò)時(shí)間交替采樣提高實(shí)時(shí)采樣率[2]，兼顧了采集周期性和非周期性信號(hào)的性能。

1 系統(tǒng)設(shè)計(jì)方案

1.1 系統(tǒng)原理框圖

    如圖1所示，采樣系統(tǒng)主要由外圍電路和FPGA內(nèi)數(shù)字電路構(gòu)成。系統(tǒng)在進(jìn)行等效采樣時(shí)，先由觸發(fā)電路和分頻電路產(chǎn)生測(cè)頻用的方波，等精度測(cè)頻模塊測(cè)得信號(hào)頻率后，再由內(nèi)置于NIOS II軟核中的程序計(jì)算出所需的采樣時(shí)鐘頻率，并控制鎖相環(huán)(Phase Locked Loop，PLL)模塊產(chǎn)生采樣時(shí)鐘。之后，ADC在采樣時(shí)鐘驅(qū)動(dòng)下完成信號(hào)采集，采得數(shù)據(jù)被數(shù)據(jù)緩沖模塊接收后依次在整數(shù)抽樣模塊和小數(shù)抽樣模塊中完成二次采樣，按需丟棄同一周期多余的采樣點(diǎn)并修正等效采樣率誤差。最后，采樣數(shù)據(jù)經(jīng)RAM存儲(chǔ)后被傳送至示波器的人機(jī)交互部分。

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    系統(tǒng)在進(jìn)行時(shí)間交替采樣時(shí)，時(shí)鐘分配模塊將PLL模塊輸出的時(shí)鐘扇出為4路，并利用數(shù)字延遲線將其中3路分別延遲1/4、2/4、3/4個(gè)時(shí)鐘周期，與未經(jīng)延遲的一路一起構(gòu)成4路相位依次相差90°的交替采樣時(shí)鐘，驅(qū)動(dòng)4個(gè)250 MS/s的8 bit ADC芯片，AD9481實(shí)現(xiàn)采樣率為1 GS/s的交替采樣。

1.2 系統(tǒng)理論分析

1.2.1 差頻法實(shí)現(xiàn)順序等效采樣的原理分析[3]

    周期信號(hào)中不同相位的點(diǎn)將在各個(gè)周期中重復(fù)出現(xiàn)，因此只要每個(gè)采樣點(diǎn)在周期中的相對(duì)位置依次移過(guò)ΔT，就能完成順序等效采樣，恢復(fù)周期信號(hào)。利用差頻法進(jìn)行順序等效采樣時(shí)，首先測(cè)定周期信號(hào)的頻率f，再產(chǎn)生一個(gè)頻率為f/n-Δf的采樣時(shí)鐘fclk。由于兩者之間的周期相差ΔT，故每經(jīng)過(guò)一個(gè)周期，采樣點(diǎn)在周期中的相對(duì)位置就移過(guò)ΔT。當(dāng)最后一個(gè)采樣點(diǎn)相對(duì)第一個(gè)采樣點(diǎn)移過(guò)一個(gè)信號(hào)周期時(shí)，就完成了對(duì)一個(gè)完整周期的采樣。

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    因?yàn)楸鞠到y(tǒng)的模擬帶寬為DC到500 MHz，ADC采樣時(shí)鐘范圍為20～250 MHz，模擬帶寬超出了采樣時(shí)鐘范圍，所以需要根據(jù)模擬信號(hào)頻率的不同選取不同的倍頻/分頻系數(shù)n(見表1)。當(dāng)n<1時(shí)，需要由整數(shù)抽樣模塊對(duì)采樣序列按照n：1的比例進(jìn)行二次采樣，丟棄同一周期中多余的采樣點(diǎn)。

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    故最終系統(tǒng)的等效采樣率為：

     ck5-gs3.gif

    由于本系統(tǒng)中Δf<<f，故式(3)又可近似為：

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    由式(4)可見，對(duì)于頻率分辨率為Δf的系統(tǒng)，n取值固定時(shí)系統(tǒng)的最高等效采樣率與f2成正比。因而這種等效采樣方式非常適合采樣高頻信號(hào)，只要能夠產(chǎn)生足夠小的Δf，在n取值較大時(shí)就能以低速的ADC獲取足夠高的等效采樣率。

1.2.2 采樣時(shí)鐘抖動(dòng)對(duì)系統(tǒng)垂直精度的影響

    時(shí)鐘抖動(dòng)對(duì)高速采樣系統(tǒng)的采樣精度造成了很大限制。輸入頻率為f的滿幅度正弦信號(hào)時(shí)，僅由時(shí)鐘抖動(dòng)造成的系統(tǒng)信噪比上限可由下式估算[4]：

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    目前的差頻法等效采樣多基于DDS技術(shù)，其在高頻率下的噪聲性能不佳。以高性能DDS器件AD9854為例[6]，其用作時(shí)鐘發(fā)生器時(shí)的典型均方根值抖動(dòng)為25 ps，代入式(7)可知，在500 MHz下系統(tǒng)的垂直分辨率將被限制在3.38位以下。為了提高時(shí)鐘質(zhì)量，本系統(tǒng)使用PLL芯片ADF4351產(chǎn)生采樣時(shí)鐘[7]，其典型均方根值抖動(dòng)僅為0.4 ps，計(jì)算可知抖動(dòng)造成的有效位數(shù)上限為9.34位，對(duì)于8位垂直分辨率的示波器已經(jīng)不再成為瓶頸。

1.2.3 系統(tǒng)時(shí)基調(diào)整方法的分析

    本系統(tǒng)在測(cè)試時(shí)，使用水平分辨率為800的屏幕來(lái)顯示波形，其水平方向分為10個(gè)刻度格(div)，按照1、2、5的步進(jìn)在500 ps/div～500 ms/div范圍內(nèi)設(shè)置28個(gè)時(shí)基檔位。系統(tǒng)在顯示波形時(shí)，每一個(gè)采樣點(diǎn)對(duì)應(yīng)一個(gè)像素點(diǎn)，可得到時(shí)基檔位t(s/div)與等效采樣率fs之間的關(guān)系如下：

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式中m為刻度格數(shù)，P為屏幕水平分辨率。

    由式(8)可知，系統(tǒng)的時(shí)基t與系統(tǒng)等效采樣率fs之間有著一一對(duì)應(yīng)的關(guān)系。當(dāng)時(shí)基檔位設(shè)置為最小的500 ps/div時(shí)，系統(tǒng)即達(dá)到最高等效采樣率160 GS/s。而系統(tǒng)的等效采樣率又由采樣時(shí)鐘頻率確定，因此，實(shí)現(xiàn)系統(tǒng)時(shí)基檔位的調(diào)整就是要根據(jù)用戶選定的時(shí)基檔位正確調(diào)整采樣時(shí)鐘的頻率。具體地，聯(lián)立式(1)、式(3)、式(8)，就可以得到由時(shí)基檔位、信號(hào)頻率計(jì)算所需的采樣時(shí)鐘頻率的公式：ck5-gs9.gif

    由于FRAC參數(shù)的向上舍入(見2.1節(jié))，系統(tǒng)實(shí)際產(chǎn)生的采樣時(shí)鐘頻率總是比計(jì)算值略高，其最大差值為系統(tǒng)的頻率步進(jìn)。因此需要由小數(shù)抽樣模塊對(duì)采樣數(shù)據(jù)按K：1的比例再次采樣，以修正采樣率偏差。

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2 系統(tǒng)軟件設(shè)計(jì)

2.1 ADF4351自動(dòng)配置機(jī)設(shè)計(jì)

    自動(dòng)配置機(jī)在上電時(shí)，首先對(duì)ADF4351初始化。配置鑒相環(huán)路頻率fPFD等于輸入?yún)⒖紩r(shí)鐘頻率10 MHz，并設(shè)置鎖相環(huán)路在輸出分頻器前閉合。此時(shí)ADF4351內(nèi)部的鎖相環(huán)路結(jié)構(gòu)如圖2。

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    其中環(huán)路N分頻器的分頻比NRF由INT、FRAC、MOD 3個(gè)參數(shù)決定。為了獲得盡可能高的頻率分辨率，將小數(shù)模數(shù)MOD設(shè)置為最大值4 095。輸出分頻器的分頻比NOUT由輸出頻率的范圍確定，見表2。

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    最終輸出頻率可以由下式計(jì)算：

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    初始化完成后，自動(dòng)配置機(jī)負(fù)責(zé)控制等效采樣時(shí)鐘的產(chǎn)生。其工作流程如下：首先，根據(jù)輸入信號(hào)頻率查詢表1，確定采樣時(shí)鐘的倍頻/分頻比n。再根據(jù)式(9)計(jì)算出所需采樣時(shí)鐘頻率并查詢表2確定輸出分頻器的分頻比NOUT；接著，由式(11)計(jì)算出NRF，將NRF取整即得到INT的值，將NRF的小數(shù)部分乘以MOD后取整再加1即得到FRAC的值；然后，將INT、FRAC、MOD寫入ADF4351寄存器中，ADF4351將自動(dòng)重新鎖定并更新輸出頻率；最后，將這3個(gè)參數(shù)重新代入式(11)計(jì)算出實(shí)際的采樣時(shí)鐘頻率，并將其代入式(10)算出小數(shù)抽樣比K。

2.2 系統(tǒng)軟件工作流程

    系統(tǒng)在初始化時(shí)進(jìn)行交替采樣的時(shí)鐘偏斜校準(zhǔn)。首先將前級(jí)輸入設(shè)置為1 MHz校準(zhǔn)正弦波，將采樣時(shí)鐘頻率設(shè)置為250 MHz。再向3個(gè)可編程延遲線SY89297中分別寫入1 ns、2 ns、3 ns的延遲字。最后在此基礎(chǔ)上不斷微調(diào)3個(gè)芯片的延遲字，直到采集到的正弦波與標(biāo)準(zhǔn)波形擬合度最高即完成校準(zhǔn)。初始化完成后系統(tǒng)等待用戶輸入，并輸入信號(hào)的頻率變化，及時(shí)啟動(dòng)ADF4351自動(dòng)配置機(jī)以更新采樣時(shí)鐘。系統(tǒng)軟件流程如圖3。

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3 系統(tǒng)硬件設(shè)計(jì)

3.1 基于小數(shù)分頻PLL的采樣時(shí)鐘源設(shè)計(jì)

    本系統(tǒng)的采樣時(shí)鐘發(fā)生器由PLL芯片ADF4351及外圍電路構(gòu)成，見圖4。PLL的參考時(shí)鐘源是頻率為10 MHz的晶體振蕩器TCXO。電荷泵輸出CPOUT與VCO調(diào)諧端Vtune之間插入的外部濾波環(huán)路由ADIsim仿真軟件完成設(shè)計(jì)，采用一階無(wú)源RC濾波，設(shè)計(jì)環(huán)路帶寬為10 kHz，相位裕度為45°。

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3.2 時(shí)間交替采樣時(shí)鐘分配模塊設(shè)計(jì)

    模塊中包含一個(gè)時(shí)鐘分配芯片AD9510和3個(gè)數(shù)字延遲線芯片SY89297。該延遲線的最小延遲步進(jìn)低達(dá)5 ps，通過(guò)細(xì)調(diào)各路時(shí)鐘延遲值，可以較好地消除由PCB布線延時(shí)帶來(lái)的時(shí)鐘偏斜，減小交替采樣誤差。但芯片的最大可編程延時(shí)[8]僅為5 ns，所以在進(jìn)行交替采樣時(shí)，采樣時(shí)鐘被固定為最高的250 MHz，以使得時(shí)鐘周期小于最大可編程延時(shí)。更低的采樣率則由FPGA中的整數(shù)抽樣模塊對(duì)采樣序列進(jìn)行二次采樣來(lái)實(shí)現(xiàn)。圖5為原理圖。

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3.3 觸發(fā)及分頻電路設(shè)計(jì)

    為了簡(jiǎn)化設(shè)計(jì)，系統(tǒng)用于測(cè)頻的觸發(fā)信號(hào)直接取自ADC的輸入信號(hào)，經(jīng)過(guò)交流耦合后與DAC輸出的觸發(fā)電平進(jìn)行比較，比較后產(chǎn)生的方波由SY89876分頻后送入FPGA進(jìn)行等精度測(cè)頻。由于ADC的輸入信號(hào)為差分信號(hào)，故加入了AD8009高速運(yùn)放構(gòu)建的差分-單端轉(zhuǎn)換器進(jìn)行信號(hào)接收，以減少觸發(fā)電路對(duì)被測(cè)信號(hào)的影響。比較器、分頻器、FPGA之間的接口被設(shè)計(jì)為L(zhǎng)VDS電平，以提高傳輸帶寬并降低壓擺率，減少對(duì)模擬電路的干擾。其中比較器的輸出級(jí)的VCCO被連接至2.5 V電源以適應(yīng)LVDS電平[9]。圖6為電路原理圖。

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4 系統(tǒng)性能驗(yàn)證

    輸入1 MHz～500 MHz、幅度為1 Vp-p、步進(jìn)為1 MHz的正弦波掃頻信號(hào)，時(shí)基設(shè)置為500 ps/div，通過(guò)Signal-TapII軟件從FPGA中讀取等效采樣率。測(cè)得工作帶寬內(nèi)等效采樣率總是略高于160 GS/s，經(jīng)小數(shù)抽樣模塊調(diào)整后，波形失真度小于1%。

    輸入頻率為1 MHz、幅度為1 Vp-p的正弦信號(hào)，開啟時(shí)間交替采樣模式后，實(shí)時(shí)采樣率達(dá)到1 GS/s，示波器終端上顯示的波形失真度小于1％，二次諧波分量小于37 dB，達(dá)到了設(shè)計(jì)要求。

5 結(jié)論

    本設(shè)計(jì)采用小數(shù)分頻PLL器件產(chǎn)生采樣時(shí)鐘，成功地將等效采樣與時(shí)間交替采樣相結(jié)合，在處理高頻周期信號(hào)時(shí)獲得了很高的等效采樣率。

參考文獻(xiàn)

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[9] TI公司.LMH7322 data sheet[EB/OL].(2013-03-01)[2016-11-09].http：//www.ti.com/cn/lit/gpn/lmh7322.



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查添翼1，陳晟祺2，戈浚堯3

（1.江蘇省常熟中學(xué)，江蘇 蘇州215500；2.清華大學(xué) 電機(jī)工程與應(yīng)用電子技術(shù)系，北京100084；

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