0 引言

    隨著石油勘探開發(fā)的精細化，地震勘探方法向著多維、多分量、超多道方向發(fā)展^[1-2]，地球物理勘探技術(shù)對三維高精度勘探的需求越來越大，推動著高分辨三維地震勘探技術(shù)的不斷發(fā)展。與傳統(tǒng)的組合方式比較，多維高密度采集的地震數(shù)據(jù)量成倍增長，這對地震記錄儀器的數(shù)據(jù)采集能力提出了巨大的挑戰(zhàn)，并且這種地震數(shù)據(jù)量的增長，也對數(shù)據(jù)的實時處理、傳輸?shù)燃夹g(shù)提出了很高的要求。

    本文提出了一種適用于地震勘探系統(tǒng)設(shè)備的基于雙CPCI（Compact PCI）總線的采集接口卡硬件設(shè)計方案，能夠有效實時地采集、處理和存儲來自地震勘探拖纜的高速地震數(shù)據(jù)，并通過兩個高速CPCI總線橋接到主控設(shè)備。

1 板卡總體結(jié)構(gòu)

    接口卡整體結(jié)構(gòu)如圖1所示。接口卡主要包括兩路CPCI總線接口、高速串行數(shù)據(jù)接口和DDR2 SDRAM接口。其中，兩路CPCI接口實現(xiàn)接口卡與上位機之間的數(shù)據(jù)通信，光接口和電接口實現(xiàn)拖纜地震數(shù)據(jù)上傳和命令控制的下傳通道，電接口和光接口實現(xiàn)相同的功能，根據(jù)實際的應用場合選擇使用電接口或光接口，上傳的地震數(shù)據(jù)由FPGA進行處理后通過CPCI總線將數(shù)據(jù)傳輸給上位機進行實時顯示與存儲。 

    板上的FPGA、2個DDR2的存儲單元和PCI接口芯片PCI9054及QL5064構(gòu)成數(shù)據(jù)處理單元。2個DDR2的存儲單元完成對接收到的地震數(shù)據(jù)進行緩存；FPGA完成對接收到的地震數(shù)據(jù)進行處理，然后通過QL5064的PCI通道把地震數(shù)據(jù)上傳；PCI9054通道只抽取部分振子數(shù)據(jù)及各種狀態(tài)數(shù)據(jù)，并通過PCI通道上傳。

2 板卡硬件設(shè)計

2.1 CPCI總線接口設(shè)計

    Compact PCI(簡稱CPCI)總線既有PCI總線的高帶寬、高性能、即插即用、價格低廉等諸多優(yōu)點，又有無源背板VME總線的可靠性^[3]。地震數(shù)據(jù)采集系統(tǒng)需要大數(shù)據(jù)量的吞吐，并且需要處理多種不同數(shù)據(jù)的發(fā)送，因此本板卡使用了2個CPCI總線控制器，分別為專門用于傳輸?shù)卣饠?shù)據(jù)的CPCI總線和用于傳輸振子、拖纜狀態(tài)、錯誤狀態(tài)以及其他輔助數(shù)據(jù)的CPCI總線。

2.1.1 QL5064接口

    傳輸?shù)卣饠?shù)據(jù)選用了支持64 bit、66 MHz總線標準的QL5064芯片作為板卡的外部接口，這是一款反熔絲設(shè)計的芯片，它具有零等待狀態(tài)猝發(fā)連接能力，可提供高達600 MB/s的PCI數(shù)據(jù)傳輸率。QL5064以DMA方式與主機內(nèi)存交換數(shù)據(jù)；用戶部分包括FPGA邏輯單元和11個RAM塊。PCI內(nèi)核的后端通過3條64 bit總線與內(nèi)部FPGA邏輯單元相連接。在本設(shè)計中，QL5064芯片的PCI空間共支持3段內(nèi)存空間，BAR0 大小為64 KB，BAR1和BAR2分別為8 MB。對BAR0的訪問將映射到QL5064內(nèi)部的控制寄存器。用戶也可以通過 LOCAL BUS訪問內(nèi)部控制寄存器，包括對內(nèi)部所有的FIFO直接進行拷貝性讀寫或破壞性讀寫。對BAR1和BAR2的訪問將映射到本地總線端，可用于對本地總線側(cè)設(shè)備空間進行訪問，由用戶編程定義。BAR1和BAR2可以設(shè)定為具有預讀取功能，這可以在Slave Dma模式時提高數(shù)據(jù)傳輸?shù)男省?/p>

    FPGA程序中與QL5064芯片的接口部分設(shè)計成模塊式結(jié)構(gòu)，如圖2所示。接口時轉(zhuǎn)換成為經(jīng)常使用的FIFO、RAM、寄存器等內(nèi)部模塊接口的時序。同時接口支持64 bit、66 MHz的PCI通信，而且接口內(nèi)部對數(shù)據(jù)源缺失、DMA_burst、多次DMA等都做了相應處理。

2.1.2 PCI9054接口

    除了原始地震數(shù)據(jù)外，還需要將振子、拖纜狀態(tài)、錯誤狀態(tài)等各種狀態(tài)及輔助數(shù)據(jù)上傳到上位機，由于數(shù)據(jù)量較小且傳輸速率要求較低，因此本設(shè)計選用PLX公司的PCI9054來實現(xiàn)總線傳輸。PCI9054的訪問方式選擇DMA方式。PCI9054作為主控設(shè)備，通過其內(nèi)部的DMA控制器來實現(xiàn)局部總線上的數(shù)據(jù)與CPCI總線上的數(shù)據(jù)之間的傳輸，其PCI總線端與本地總線端之間的數(shù)據(jù)傳輸率可達133 MB/s。PCI9054總線控制芯片有3種工作模式，分別為M模式、C模式、J模式。其中，M模式應主要用于MPC850/860；J模式的地址線與數(shù)據(jù)線復用，完全由PCI總線控制；C模式的地址線和數(shù)據(jù)線分開使用，適用于有本地端主設(shè)備的情形^[4]。

    J模式是一種沒有l(wèi)ocal master的工作模式，其好處是地址和數(shù)據(jù)線沒有分開，嚴格仿效PCI總線的時序，只是為了時序的控制，增加了很多的控制信號，這樣為設(shè)計者了解PCI協(xié)議和更好地控制PCI通信提供了更好的空間。在本設(shè)計中使PCI9054工作在J模式。通過設(shè)置MODE0（156引腳）和MODE1（157引腳）的值來實現(xiàn)其工作模式的配置，將PCI9054的156腳接高電平、157腳接地后，使其工作于J模式。

    DMA訪問方式下，CPCI總線向本地總線傳輸數(shù)據(jù)時，本地時序如圖3所示。

2.2 存儲器設(shè)計

    板卡使用了兩套存儲器，每套存儲器使用4片MT47H32M16CC，實現(xiàn)64 bit數(shù)據(jù)寬度的256 MB存儲空間，兩套存儲器共使用8片。在FPGA程序中，DDR2接口模塊由FPGA廠商提供的IP加上根據(jù)自己的模塊要求進行的改動形成，主要完成將FPGA中的數(shù)據(jù)存入MT47H32M16CC芯片的功能。由于DDRII的時鐘速度快，而數(shù)據(jù)存入的時鐘速度慢，并且DDRII_IP的時序表明，數(shù)據(jù)及地址并不是同時出現(xiàn)在總線上的，因此在DDRII接口處增加了異步時鐘FIFO來暫存數(shù)據(jù)，并解決數(shù)據(jù)跨時鐘域傳輸?shù)膯栴}；另外，還增加了數(shù)據(jù)寫完成標志來配合乒乓切換及數(shù)據(jù)的DMA。DDR2接口IP的讀寫時序如圖4和圖5所示。

    由于DDR2內(nèi)存的數(shù)據(jù)位寬為64 bit，且DDR2接口IP核的Burst長度為2，因此每個地址對應的為2個64 bit×2(DDR2為上升沿和下降沿采數(shù)據(jù)，因此在FPGA接口出來的數(shù)據(jù)位寬為64 bit×2=128 bit)。

    由圖中可以看出，在寫過程中地址和數(shù)據(jù)不是同時輸出至IP核的Local總線端的，而是先輸入地址，然后由DDR2接口模塊的Local_wdata_req來取數(shù)據(jù)，于是可以利用FIFO緩存數(shù)據(jù)和地址，使地址和數(shù)據(jù)在FIFO的輸入側(cè)同時輸入，而輸出側(cè)則按照IP核的時序進行。

    同時，通過一個狀態(tài)機控制數(shù)據(jù)從FIFO讀出到DDR2接口；每一個地址對應2個128 bit的數(shù)據(jù)，因此只需要控制地址FIFO中地址的數(shù)據(jù)量就可以控制存入DDR2接口的數(shù)據(jù)量而無需通過數(shù)據(jù)FIFO的empty信號來控制(DDR2接口的local_wdata_req信號與FIFO接口的讀信號相連即可)。

2.3 高速通信接口設(shè)計

    本設(shè)計中使用了兩路高速通信接口，如圖6所示，一路是光接口，一路是電接口；電接口和光接口實現(xiàn)相同的功能，根據(jù)實際的應用場合是光纖還是電纜選擇使用相應的接口。命令經(jīng)FPGA發(fā)出，通過并/串芯片將8 bit信號轉(zhuǎn)換成10 bit的高速串行信號，經(jīng)過電纜驅(qū)動器或者光模塊發(fā)送給拖纜采集終端；而地震數(shù)據(jù)由拖纜采集終端采集，經(jīng)過電纜均衡器或者光模塊進入并串芯片，將10 bit串行信號轉(zhuǎn)換成8 bit并行信號后進入FPGA進行處理。

    光模塊采用安捷倫公司的HFCT-5208AM，完成外部光信號與板內(nèi)PECL格式的高速差分信號之間的雙向轉(zhuǎn)換。設(shè)計時需要注意光模塊的SD信號是PECL格式，在本板將其接入FPGA，用于指示光模塊是否檢測到光信號輸入，但FPGA的該輸入引腳使用TTL/CMOS電平，因此需將SD信號先經(jīng)過一個運放進行比較，將運放的輸出再接入FPGA。

    電傳輸時，由于趨膚效應和介質(zhì)損耗^[5-6]，高速信號在傳輸過程中會發(fā)生衰減。因此，當傳輸距離較長時，往往要使用電纜驅(qū)動器和均衡器來保證高速數(shù)據(jù)傳輸?shù)臏蚀_性。電纜驅(qū)動器將信號以最大功率耦合到電纜上，可以延長高速數(shù)據(jù)的傳輸距離；電纜均衡器可以對傳輸?shù)男盘栠M行高頻補償。本設(shè)計中，驅(qū)動器和均衡器分別用國半的CLC001和CLC012，匹配電路如圖7和圖8所示。

    LVDS串行器/解串器分別選用Cypress公司的CY7B923和CY7B933，這組芯片的數(shù)據(jù)傳輸速率可大于600 Mb/s；并/串轉(zhuǎn)換器CY7B923的串行輸出共有3路：OUTA、OUTB、OUTC，3路輸出的信號相同。在本設(shè)計中將OUTA、OUTB分別接到光模塊的輸出和電信號的輸出，即光信號和電信號同時輸出，由遠端拖纜決定接收哪種信號。串/并轉(zhuǎn)換器CY7B933的串行輸入有INA和INB 2路，在本設(shè)計中這兩路分別連接光模塊的輸入和電信號的輸入，兩者同時送到串/并轉(zhuǎn)換器，由軟件控制CY7B933將其中一路轉(zhuǎn)為并行信號后送到FPGA。

3 海上生產(chǎn)應用

    在經(jīng)過長期的實驗室內(nèi)部測試和調(diào)試等過程后，本文所設(shè)計的地震數(shù)據(jù)采集接口卡應用于物探船上，進行了多次實際的海上試驗和地震勘探采集作業(yè)。其中2016年在南海海域進行了二維采集作業(yè)，作業(yè)過程中接口卡上傳給上位機的拖纜地震數(shù)據(jù)為：作業(yè)采集道數(shù)2 304道，記錄長度12 s，采樣率1 ms，因此拖纜的實時數(shù)據(jù)率為69 Mb/s。作業(yè)過程中基于本設(shè)計的地震數(shù)據(jù)采集接口卡運行穩(wěn)定，這充分驗證和證明了本地震數(shù)據(jù)采集接口卡能夠正確地采集拖纜的地震數(shù)據(jù)，并通過雙CPCI總線上傳給上位機進行處理，滿足海上地震勘探的數(shù)據(jù)采集處理要求。

4 結(jié)論

    海上地震勘探儀器向著多道數(shù)方向發(fā)展，但隨之而來的是數(shù)據(jù)量的增加和傳輸速度的提高，這就帶來了接口卡的采集速度、處理能力的挑戰(zhàn)。本文提出的地震數(shù)據(jù)采集接口卡具有雙CPCI總線結(jié)構(gòu)，保證了地震數(shù)據(jù)和各種狀態(tài)數(shù)據(jù)的實時上傳，同時解決了地震數(shù)據(jù)及狀態(tài)數(shù)據(jù)相互影響的問題，有利于提高地震數(shù)據(jù)采集傳輸?shù)姆€(wěn)定性和可靠性。

    室內(nèi)和海上多次生產(chǎn)應用證明，本文提出的接口卡能夠滿足海上地震勘探儀器對船載采集接口的實時采集、處理和存儲要求，對其他相關(guān)的采集接口卡的設(shè)計具有一定的參考價值。

參考文獻

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作者信息:

邱永成，謝榮清，郭  軼

(中海油田服務(wù)股份有限公司 物探事業(yè)部，天津300450)