文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.172660
中文引用格式： 曹京勝，王紅亮. 一種小型、高效反輻射導(dǎo)引頭接收方案設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(2)：3-5，9.
英文引用格式： Cao Jingsheng，Wang Hongliang. Design of small and high efficiency anti radiation seeker receiving scheme[J]. Application of Electronic Technique，2018，44(2)：3-5，9.
0 引言
雷達(dá)導(dǎo)引頭是反輻射導(dǎo)彈（ARM）的關(guān)鍵部件，被譽(yù)為ARM的“眼睛”，主要功能是完成對輻射源的分選、截獲和跟蹤，其技術(shù)性能將直接影響反輻射導(dǎo)彈的作戰(zhàn)性能[1]。隨著雷達(dá)技術(shù)的提高，超寬頻帶導(dǎo)引頭進(jìn)一步擴(kuò)大頻率覆蓋范圍，使反輻射導(dǎo)彈幾乎能覆蓋所有頻段的各種輻射源[2]。傳統(tǒng)導(dǎo)引頭在分選識別多頻帶輻射源時(shí)，一般流程是AD采樣處理后直接傳送超寬帶頻譜至數(shù)字信號處理部分，再對寬帶數(shù)據(jù)進(jìn)行抽取和濾波。隨著導(dǎo)引頭頻率覆蓋范圍的進(jìn)一步擴(kuò)大，傳統(tǒng)處理流程不僅會造成效費(fèi)比總體偏低[3]，而且傳統(tǒng)并行LVDS傳輸接口存在大量數(shù)據(jù)連線復(fù)雜[4]等難題，難以迎合現(xiàn)代反輻射導(dǎo)引頭寬頻帶、小型化的發(fā)展趨勢。
為了提高導(dǎo)引頭總體效費(fèi)比，簡化其物理互聯(lián)以趨向小型化，提出了一種基于DDC模塊和JESD204B接口的導(dǎo)引頭接收電路設(shè)計(jì)方案。一方面，通過ADC內(nèi)置的DDC模塊對數(shù)字化后的寬帶數(shù)據(jù)進(jìn)行篩選、抽取和濾波之后再傳送給信號處理部分，提高了導(dǎo)引頭對多種頻帶雷達(dá)信號的處理效費(fèi)比；另一方面，采用JESD204B高速串行接口作為數(shù)字信號傳輸接口，在保證單通道數(shù)據(jù)傳輸速度的同時(shí)，極大地簡化了數(shù)據(jù)連線復(fù)雜度，為系統(tǒng)小型化設(shè)計(jì)奠定了基礎(chǔ)。
1 方案設(shè)計(jì)
典型被動雷達(dá)導(dǎo)引頭由天線、接收機(jī)、信號分選與選擇系統(tǒng)、指令控制放大器等組成[5]。圖1是16通道導(dǎo)引頭接收系統(tǒng)框圖。超寬頻帶接收天線接收超寬頻帶雷達(dá)輻射信號，傳輸至射頻信號調(diào)理電路，射頻信號調(diào)理電路的作用是防止接收輻射信號中噪聲、雜波影響模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換精度。模數(shù)轉(zhuǎn)換器將輸入模擬信號進(jìn)行采樣轉(zhuǎn)換成數(shù)字信號，再由模數(shù)轉(zhuǎn)換器所帶的DDC模塊進(jìn)行抽取和濾波，最后通過JESD204B高速接口送給數(shù)字信號處理電路，通常是帶JESD204B接口的高性能FPGA。該系統(tǒng)的導(dǎo)引頭接收電路由16通道的射頻信號調(diào)理電路，8片帶DDC模塊和JESD204B接口的雙通道模數(shù)轉(zhuǎn)換器以及8片帶JESD204B接口的FPGA組成。
1.1 高速模數(shù)轉(zhuǎn)換芯片ADC32RF45
設(shè)計(jì)的反輻射導(dǎo)引頭接收電路選擇采用美國TI公司的雙通道、14位3.0GSPS模數(shù)轉(zhuǎn)換芯片ADC32RF45，支持輸入頻率高達(dá)4 GHz及以上的射頻(RF)采樣，并且模擬單通道能夠同時(shí)處理并輸出帶寬為75 MHz～600 MHz范圍內(nèi)的雙基帶信號。如圖2所示，其內(nèi)部集成了模擬信號緩沖模塊、高速14位ADC、自動增益控制模塊、數(shù)字下變頻模塊和JESD204B接口模塊。
1.2 片上數(shù)字下變頻器
片上數(shù)字下變頻器由混頻器、數(shù)控振蕩器和抽取濾波器3部分組成，其結(jié)構(gòu)框圖如圖3所示，主要功能是從采樣轉(zhuǎn)換輸出的高速寬帶信號中提取到基帶信號，同時(shí)對基帶信號進(jìn)行抽取和濾波，降低信號速率，以滿足后續(xù)模塊的實(shí)時(shí)處理[6]。本文中所采用ADC的每條模擬通道后面都有一組數(shù)字下變頻器，可以在單通道模擬載波輸入中實(shí)現(xiàn)雙基帶信號提取與處理。
1.3 JESD204B接口
ADC32RF45的數(shù)字輸出接口為JESD204B子類1接口，模擬單通道最高同時(shí)支持四路鏈路，每一條傳輸鏈路帶寬最高為12.5 Gbps。ADC32RF45芯片中的JESD204B接口的單模擬通道輸出鏈路數(shù)取決于前端采樣率和總抽取階數(shù)的配置，可以被配置為1線、2線和4線模式。
2 系統(tǒng)設(shè)計(jì)與應(yīng)用
本文中反輻射導(dǎo)引頭系統(tǒng)以TI公司模數(shù)轉(zhuǎn)換芯片ADC32RF45作為導(dǎo)引頭接收電路核心，采用賽靈思K7系列FPGA作為后端數(shù)字信號處理單元，通過軟件仿真和實(shí)驗(yàn)測試驗(yàn)證了基于數(shù)字下變頻處理和JESD204B接口的模擬單通道接收方案的可行性與優(yōu)點(diǎn)。
2.1 寬帶接收電路設(shè)計(jì)
為了初步驗(yàn)證方案的可行性，設(shè)計(jì)了基于ADC32RF45接收電路，具體實(shí)現(xiàn)方式為將ADC32RF45開發(fā)模塊與單片F(xiàn)PGA開發(fā)套件通過專用連接插件相連。該接收電路采用FPGA作為數(shù)字信號處理中心，利用其內(nèi)部高速收發(fā)器GTX實(shí)現(xiàn)了JESD204B接口，使得FPGA完成了對模擬前端ADC32RF45單路輸出數(shù)據(jù)的接收。
2.2 數(shù)字下變頻器應(yīng)用分析
在高速采集系統(tǒng)中，高采樣率和輸入帶寬的ADC為后端數(shù)字信號處理單元提供了較寬的可見頻譜[7]。在以往的數(shù)字下變頻結(jié)構(gòu)設(shè)計(jì)中，很少在考慮多級濾波器設(shè)計(jì)的同時(shí)，引入多帶寬設(shè)計(jì)的思路來擴(kuò)展數(shù)字下變頻器的適用范圍[8]。針對反輻射導(dǎo)引頭工作特點(diǎn)，需要實(shí)時(shí)檢測多個(gè)窄帶數(shù)據(jù)以實(shí)現(xiàn)對多種型號雷達(dá)的制導(dǎo)攻擊，本文采用片上數(shù)字下變頻器實(shí)現(xiàn)了對多帶寬基帶信號的篩選、抽取與濾波。
ADC數(shù)字化后的多頻帶復(fù)合射頻信號對應(yīng)兩條下變頻鏈路，分別乘以兩個(gè)零相位、頻率為目標(biāo)頻帶中心頻率的正弦信號，將感興趣頻帶中心變頻到零赫茲。在將感興趣帶寬信號降頻之后，再通過帶有抽樣功能的低通濾波器濾去不需要的頻率成分，保留感興趣且對后續(xù)信號處理有用的頻段信息，使得后端資源利用率得到優(yōu)化。
2.3 JESD204B接口應(yīng)用分析
當(dāng)前并行輸入/輸出技術(shù)存在帶寬限制，例如CMOS或LVDS，迫使數(shù)據(jù)轉(zhuǎn)換器的管腳數(shù)目越來越多[9]。當(dāng)導(dǎo)引頭接收電路實(shí)現(xiàn)多頻帶采樣處理功能，應(yīng)用并行LVDS接口不僅難以負(fù)荷高達(dá)吉赫茲的瞬時(shí)帶寬，而且使得模擬前端與后端FPGA之間連線布局復(fù)雜。為了提高數(shù)據(jù)傳輸速率，降低導(dǎo)引頭內(nèi)部電路復(fù)雜度，使導(dǎo)引頭整體趨向小型化，本設(shè)計(jì)采用JESD204B協(xié)議。JESD204協(xié)議于2006年首次提出，僅支持單一通道的數(shù)據(jù)傳輸，傳輸速度為3.125 Gb/s，其升級版JESD204A 協(xié)議增加了對多路串行通道傳輸?shù)闹С帜芰?，而最新版JESD204B增加了對確定延時(shí)的條款并將傳輸速度進(jìn)一步提高到了12.5 Gb/s[10]。鏈路建立及傳輸具體流程圖如圖4所示。
本設(shè)計(jì)以賽靈思公司免費(fèi)的基于GTX的JESD204 PHY IP核作為設(shè)計(jì)基礎(chǔ)，使用VIVADO軟件設(shè)計(jì)上層硬件邏輯。JESD204B鏈路間同步分為三個(gè)階段，字同步、幀同步和數(shù)據(jù)傳輸。在字同步階段，F(xiàn)PGA使用GTX中的時(shí)鐘數(shù)據(jù)恢復(fù)技術(shù)從ADC輸出數(shù)據(jù)流中定位控制字。在幀同步階段，為了對齊所有鏈路，作為接收方，F(xiàn)PGA需要檢驗(yàn)鏈路參數(shù)和通過系統(tǒng)參考信號建立幀數(shù)據(jù)與多幀數(shù)據(jù)邊界。在數(shù)據(jù)傳輸階段，本設(shè)計(jì)通過FPGA內(nèi)部邏輯設(shè)計(jì)實(shí)現(xiàn)了數(shù)據(jù)流中控制字符的替換，完成原始數(shù)據(jù)還原。
3 測試結(jié)果與分析
3.1 JESD204B接口測試
利用Xilinx提供的Integrated Bit Error Ratio(IBERT)對高速串行通信測試，不僅使測試更加方便快捷，更有利于快速檢測、改善FPGA板卡上高速吉比特收發(fā)器的通信質(zhì)量[11]。通過VIVADO軟件內(nèi)部誤碼分析眼圖，“眼”睜開狀態(tài)明顯，誤碼率量級為e-9，屬于正常范圍，證明鏈路信號完整性良好。
同理，Xilinx公司的FPGA芯片具備內(nèi)部邏輯分析工具，通過JATG接口實(shí)現(xiàn)與FPGA芯片之間數(shù)據(jù)的連接[12]，通過配置使ADC進(jìn)入JESD204B鏈路自測試模式，即在不采樣的情況下ADC輸出測試信號波形。通過VIVADO軟件內(nèi)部邏輯分析工具抓取經(jīng)過單鏈路JESD204B接口接收的測試信號如圖5所示，正弦波形顯示良好，由此可證明單鏈路JESD204B接口可以正確解析信號。
3.2 基帶篩選仿真
在默認(rèn)采樣率fs為3 GSPS的情況下，通過MATLAB軟件驗(yàn)證利用兩個(gè)數(shù)字下變頻器從雙頻帶載波信號提取兩個(gè)基波信號方案的可行性。采用頻分復(fù)用調(diào)制，利用信號發(fā)生器AMU200將帶寬為50 MHz和140 MHz的基帶信號分別調(diào)制到中心頻率分別為400 MHz和1.2 GHz的正弦載波，模擬出經(jīng)過采樣轉(zhuǎn)換后的雙頻帶載波信號。仿照ADC內(nèi)部下變頻模塊組成建立模型，設(shè)置本振頻率NCO2為400 MHz和NCO1為1.2 GHz，并且每一個(gè)抽取濾波器的抽取系數(shù)為4，因此每一個(gè)數(shù)字下變頻器的總抽取系數(shù)為8，經(jīng)過數(shù)字下變頻后輸出基帶信號的截止頻率為0.0625×fs。將輸入雙基帶載波信號和輸出的兩個(gè)基帶信號分別進(jìn)行快速傅里葉變換，得到如圖6、圖7和圖8所示頻譜。
由仿真圖分析可知，仿照ADC內(nèi)部單通道數(shù)字下變頻器所建立的數(shù)字下變頻模型可以實(shí)現(xiàn)雙基帶信號提取濾波功能，證明設(shè)計(jì)方案具有可行性。
4 結(jié)論
本文設(shè)計(jì)了基于數(shù)字下變頻和JESD204B接口的導(dǎo)引頭接收電路，介紹分析了數(shù)字下變頻器和JESD204B接口在反輻射導(dǎo)引頭領(lǐng)域的應(yīng)用優(yōu)勢。針對反輻射導(dǎo)引頭研制領(lǐng)域?qū)掝l帶、多載波和小型化的發(fā)展趨勢，靈活應(yīng)用新型高速ADC中數(shù)字下變頻器，寬帶導(dǎo)引頭接收可以輸入帶寬高達(dá)4 GHz，在導(dǎo)引頭前端實(shí)現(xiàn)了頻帶篩選，能夠完成75 MHz~600 MHz帶寬范圍內(nèi)多個(gè)不同的基帶信號的數(shù)字下變頻，與傳統(tǒng)方案相比，提高了后端信號處理效率。利用基于高速收發(fā)器GTX的JESD204 Phy IP實(shí)現(xiàn)了單通道JESD204B接收接口，與并行傳輸接口相比，簡化了板級布局連線，同時(shí)保證了數(shù)據(jù)高速傳輸。經(jīng)過軟件功能仿真以及硬件實(shí)際測試，初步驗(yàn)證了方案設(shè)計(jì)的可行性，為研制寬頻帶、小型化反輻射導(dǎo)引頭奠定了一定技術(shù)基礎(chǔ)。
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