《電子技術(shù)應(yīng)用》
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基于Testbench的FPGA實(shí)物自動(dòng)化測(cè)試環(huán)境設(shè)計(jì)
2018年電子技術(shù)應(yīng)用第4期
高 虎,封二強(qiáng),趙 剛
中國航空綜合技術(shù)研究所,北京100083
摘要: 針對(duì)FPGA軟件測(cè)試過程中仿真測(cè)試和實(shí)物測(cè)試的不足,提出了一種基于仿真測(cè)試用例的實(shí)物自動(dòng)化測(cè)試環(huán)境,將用于仿真測(cè)試的Testbench進(jìn)行解析處理,形成能夠用于FPGA實(shí)物測(cè)試的傳輸信號(hào),通過執(zhí)行器將此信號(hào)轉(zhuǎn)換為作用于被測(cè)FPGA芯片的實(shí)際信號(hào),并采集被測(cè)FPGA芯片的響應(yīng),實(shí)現(xiàn)對(duì)FPGA的實(shí)物自動(dòng)化測(cè)試。采用實(shí)物自動(dòng)化測(cè)試環(huán)境驗(yàn)證平臺(tái)對(duì)設(shè)計(jì)架構(gòu)進(jìn)行了驗(yàn)證,取得了良好的效果。
中圖分類號(hào): TP311.11
文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.173548
中文引用格式: 高虎,封二強(qiáng),趙剛. 基于Testbench的FPGA實(shí)物自動(dòng)化測(cè)試環(huán)境設(shè)計(jì)[J].電子技術(shù)應(yīng)用,2018,44(4):48-51.
英文引用格式: Gao Hu,F(xiàn)eng Erqiang,Zhao Gang. Design of FPGA physical automatic testing environment based on Testbench[J]. Application of Electronic Technique,2018,44(4):48-51.
Design of FPGA physical automatic testing environment based on Testbench
Gao Hu,F(xiàn)eng Erqiang,Zhao Gang
China Aero-Polytechnology Establishment,Beijing 100028,China
Abstract: According to the shortcomings of simulation testing and physical testing method of FPGA software testing, a design of FPGA physical automatic testing environment based on simulation testing case was proposed. The Testbench used in simulation testing was parsed and processed into FPGA transmission signals used in physical testing. An actuator was designed to convert the testing data into real signals transmitted between FPGA under test and the testing environment. The design framework was validated by a physical automatic testing environment verification platform, and good results had been achieved.
Key words : FPGA testing;Testbench;physical testing;automatic testing;testing environment
0 引言

    隨著FPGA設(shè)計(jì)規(guī)模的不斷擴(kuò)大,因FPGA軟件設(shè)計(jì)而造成的質(zhì)量問題也越來越突出,成為影響裝備質(zhì)量的重要因素[1-2]。而測(cè)試是當(dāng)前解決該問題的最有效手段,因此,越來越多的型號(hào)裝備產(chǎn)品定型過程對(duì)FPGA軟件測(cè)試提出了新的要求[3]。

    然而FPGA測(cè)試與常規(guī)軟件測(cè)試不同,因其測(cè)試環(huán)境限制,測(cè)試過程需大量依賴于仿真和分析的方法[4],而在實(shí)際芯片中開展的測(cè)試往往是板級(jí)、系統(tǒng)級(jí)測(cè)試,測(cè)試結(jié)果可信度低且無法有效發(fā)現(xiàn)FPGA軟件設(shè)計(jì)缺陷[5-6]。為此,本文提出了一種基于仿真測(cè)試平臺(tái)Testbench數(shù)據(jù)的自動(dòng)化測(cè)試環(huán)境框架,測(cè)試結(jié)果具有較高的可信度,能夠有效提高FPGA測(cè)試質(zhì)量。

1 FPGA動(dòng)態(tài)測(cè)試概述

1.1 FPGA動(dòng)態(tài)測(cè)試環(huán)境原理

    當(dāng)前型號(hào)裝備FPGA定型測(cè)試過程主要方法包括設(shè)計(jì)檢查、功能仿真、門級(jí)仿真、時(shí)序仿真、靜態(tài)時(shí)序分析、邏輯等效性檢查和實(shí)物測(cè)試。其中功能仿真、門級(jí)仿真、時(shí)序仿真和實(shí)物測(cè)試均為動(dòng)態(tài)測(cè)試,開展測(cè)試時(shí)需依據(jù)測(cè)試要求,建立FPGA運(yùn)行的外圍環(huán)境,根據(jù)測(cè)試對(duì)象的不同,可將此類環(huán)境分為仿真測(cè)試環(huán)境和實(shí)物測(cè)試環(huán)境。

    采用仿真測(cè)試環(huán)境時(shí),需根據(jù)測(cè)試用例將測(cè)試數(shù)據(jù)映射為不同時(shí)刻下的不同信號(hào)值,形成仿真測(cè)試平臺(tái)文件Testbench,通過仿真測(cè)試工具將被測(cè)FPGA產(chǎn)生的響應(yīng)進(jìn)行采集和自動(dòng)判斷,形成測(cè)試結(jié)論[7]。

    采用實(shí)物測(cè)試環(huán)境時(shí),往往構(gòu)建系統(tǒng)測(cè)試環(huán)境,將FPGA與外圍電路、設(shè)備一起運(yùn)行,通過外部總線接口設(shè)置激勵(lì)數(shù)據(jù),然后通過總線輸出接口查看響應(yīng)結(jié)果,人工分析和判斷,形成測(cè)試結(jié)論[8]。

1.2 FPGA動(dòng)態(tài)測(cè)試特點(diǎn)

    動(dòng)態(tài)測(cè)試因測(cè)試實(shí)施過程中被測(cè)系統(tǒng)處于運(yùn)行狀態(tài),能夠較為準(zhǔn)確地反映系統(tǒng)實(shí)際運(yùn)行時(shí)的行為,因此在測(cè)試技術(shù)中成為最重要的測(cè)試手段之一。FPGA動(dòng)態(tài)測(cè)試過程通常采用仿真測(cè)試與實(shí)物測(cè)試相結(jié)合的方法,通過執(zhí)行測(cè)試用例覆蓋FPGA需求、發(fā)現(xiàn)相關(guān)缺陷,與靜態(tài)測(cè)試相比, 具有測(cè)試結(jié)果直觀、覆蓋率高等優(yōu)勢(shì)。

    但是,F(xiàn)PGA動(dòng)態(tài)測(cè)試也存在一定弊端,在當(dāng)前型號(hào)測(cè)試任務(wù)中越來越突出[9-10],主要包括:(1)仿真測(cè)試過分依賴于仿真工具的性能;(2)仿真測(cè)試覆蓋率因使用IP核等原因無法得到充分保障;(3)實(shí)物測(cè)試針對(duì)系統(tǒng)數(shù)據(jù),而無法針對(duì)芯片信號(hào)。

    當(dāng)前高可靠系統(tǒng)的FPGA動(dòng)態(tài)測(cè)試方法作為型號(hào)任務(wù)測(cè)試中的重要測(cè)試手段,在工程實(shí)踐中雖然能夠發(fā)現(xiàn)大量FPGA質(zhì)量缺陷,但是上述弊端得不到解決,F(xiàn)PGA潛在的質(zhì)量風(fēng)險(xiǎn)就無法得到有效控制。

2 自動(dòng)化測(cè)試環(huán)境設(shè)計(jì)

2.1 環(huán)境需求分析

    為提高當(dāng)前高可靠系統(tǒng)FPGA動(dòng)態(tài)測(cè)試的可信性及測(cè)試效率,動(dòng)態(tài)測(cè)試過程需滿足如下測(cè)試要求:

    (1)測(cè)試激勵(lì)應(yīng)能夠完整反映FPGA芯片的輸入輸出行為,而非系統(tǒng)級(jí)測(cè)試激勵(lì)僅反映應(yīng)用數(shù)據(jù),即測(cè)試用例數(shù)據(jù)需由應(yīng)用層降低至信號(hào)傳輸層。

    (2)動(dòng)態(tài)測(cè)試的目標(biāo)FPGA設(shè)計(jì)需在真實(shí)的器件上運(yùn)行,而非采用仿真工具替代目標(biāo)FPGA運(yùn)行。

    (3)動(dòng)態(tài)測(cè)試激勵(lì)的施加及測(cè)試結(jié)果的采集均能夠滿足FPGA設(shè)計(jì)需求的精度及實(shí)時(shí)性,即能夠?qū)Ρ粶y(cè)FPGA設(shè)計(jì)施加高精度的信號(hào)輸入,同時(shí)能夠支持對(duì)被測(cè)FPGA輸出信號(hào)的高精度采集;此外,對(duì)FPGA各激勵(lì)及響應(yīng)信號(hào)的實(shí)時(shí)性應(yīng)滿足系統(tǒng)要求[11]。

2.2 環(huán)境框架構(gòu)建

2.2.1 工作原理

    為滿足動(dòng)態(tài)測(cè)試環(huán)境需求,設(shè)計(jì)基于Testbench的實(shí)物測(cè)試環(huán)境,通過Testbench對(duì)測(cè)試信號(hào)作用域、觸發(fā)時(shí)刻的描述,解決測(cè)試激勵(lì)的信號(hào)傳輸層需求;通過將Testbench信號(hào)轉(zhuǎn)換成真實(shí)的電路信號(hào)并施加于真實(shí)的被測(cè)FPGA芯片,解決被測(cè)系統(tǒng)運(yùn)行的真實(shí)性問題;通過高性能FPGA芯片進(jìn)行Testbench信號(hào)描述與真實(shí)電路信號(hào)的轉(zhuǎn)換,解決測(cè)試激勵(lì)及響應(yīng)的精度及實(shí)時(shí)性需求。具體工作原理如下:將Testbench進(jìn)行語義解析,便可獲得測(cè)試激勵(lì)數(shù)據(jù)。此激勵(lì)數(shù)據(jù)若不用于仿真,而經(jīng)過信號(hào)分配施加于被測(cè)FPGA芯片實(shí)體,便可實(shí)現(xiàn)基于Testbench的實(shí)物測(cè)試。同時(shí),解析Testbench中對(duì)預(yù)期信號(hào)的讀取過程,并將被測(cè)FPGA實(shí)體的輸出信號(hào)讀取出來便可獲得被測(cè)FPGA的運(yùn)行結(jié)果,然后將實(shí)際運(yùn)行結(jié)果與預(yù)期結(jié)果進(jìn)行自動(dòng)比對(duì),便可實(shí)現(xiàn)基于Testbench的自動(dòng)化測(cè)試過程。

2.2.2 系統(tǒng)結(jié)構(gòu)

    根據(jù)Testbench下的FPGA自動(dòng)化測(cè)試工作原理,設(shè)計(jì)FPGA自動(dòng)化測(cè)試環(huán)境框架如圖1所示。

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    將測(cè)試環(huán)境按照測(cè)試的實(shí)時(shí)性要求劃分成主控平臺(tái)和執(zhí)行平臺(tái)兩部分,主控平臺(tái)為非實(shí)時(shí)節(jié)點(diǎn),執(zhí)行平臺(tái)為實(shí)時(shí)節(jié)點(diǎn)。

    主控平臺(tái)主要完成測(cè)試準(zhǔn)備及測(cè)試結(jié)果分析工作。準(zhǔn)備工作包括測(cè)試激勵(lì)的準(zhǔn)備和測(cè)試接口的準(zhǔn)備。測(cè)試激勵(lì)的準(zhǔn)備是指將Testbench中的測(cè)試激勵(lì)信息進(jìn)行解析的過程,具體過程為:在主控平臺(tái)中完成Testbench的編輯后,將生成的Testbench經(jīng)形式化處理,解析成激勵(lì)域和結(jié)果域兩類字段,每個(gè)域字段內(nèi)均包含時(shí)刻、引腳和引腳值3個(gè)要素,最終形成包含有測(cè)試激勵(lì)信息的數(shù)據(jù)幀消息,并通過以太網(wǎng)將該數(shù)據(jù)幀消息發(fā)送至執(zhí)行平臺(tái)。測(cè)試接口的準(zhǔn)備是指設(shè)計(jì)被測(cè)FPGA外圍接口模型,并將其綜合、布局布線后下載至一片高性能FPGA(以下稱為執(zhí)行器FPGA)中等待運(yùn)行的過程;對(duì)于不同的被測(cè)FPGA測(cè)試項(xiàng)目,需對(duì)執(zhí)行器FPGA分別進(jìn)行接口模型的創(chuàng)建。測(cè)試結(jié)果分析工作用于接收測(cè)試結(jié)果數(shù)據(jù),生成測(cè)試報(bào)告。

    執(zhí)行平臺(tái)可視為一個(gè)多路信號(hào)收發(fā)平臺(tái),其接收主控下發(fā)的Testbench激勵(lì)數(shù)據(jù)幀消息,并存入大容量DPRAM中,當(dāng)收到測(cè)試執(zhí)行命令時(shí),將該數(shù)據(jù)幀消息通過DPRAM發(fā)送至執(zhí)行器FPGA。執(zhí)行器FPGA按照DPRAM中描述的信號(hào)引腳、信號(hào)值及信號(hào)觸發(fā)時(shí)間信息,輸出信號(hào)至被測(cè)FPGA,并按照采集引腳地址及采集時(shí)機(jī)讀取被測(cè)FPGA產(chǎn)生的輸出信號(hào),然后將采集的被測(cè)FPGA響應(yīng)結(jié)果通過DPRAM發(fā)送給處理器,實(shí)時(shí)上報(bào)至主控平臺(tái),用于監(jiān)控和測(cè)試結(jié)果分析。

2.3 關(guān)鍵技術(shù)

    基于Testbench的實(shí)物自動(dòng)化測(cè)試環(huán)境以Testbench為數(shù)據(jù)核心,通過執(zhí)行器FPGA進(jìn)行數(shù)據(jù)到信號(hào)的轉(zhuǎn)換,因此,Testbench解析方法及執(zhí)行器FPGA設(shè)計(jì)是構(gòu)建實(shí)物自動(dòng)化測(cè)試環(huán)境的關(guān)鍵技術(shù)。

2.3.1 Testbench解析方法

    Testbench是開展FPGA測(cè)試的數(shù)據(jù)驅(qū)動(dòng),也是FPGA測(cè)試結(jié)果采集的驅(qū)動(dòng)。Testbench由激勵(lì)產(chǎn)生、激勵(lì)施加、響應(yīng)判斷3部分構(gòu)成[12]。在開展基于Testbench的自動(dòng)化實(shí)物測(cè)試環(huán)境構(gòu)建中對(duì)Testbench的解析主要是指對(duì)激勵(lì)產(chǎn)生、響應(yīng)判斷的解析;激勵(lì)施加的實(shí)質(zhì)是例化被測(cè)FPGA(即DUT,Design Under Test),對(duì)于構(gòu)建自動(dòng)化實(shí)物測(cè)試環(huán)境并沒有影響。

    無論采用何種語言構(gòu)建Testbench,激勵(lì)產(chǎn)生都會(huì)最終落實(shí)為在指定時(shí)刻對(duì)DUT引腳施加特定值的操作集合,因此可將Testbench的激勵(lì)施加過程解析為時(shí)刻、引腳、引腳值的集合,命名該集合為激勵(lì)域。

    Testbench中的響應(yīng)判斷過程在一系列激勵(lì)產(chǎn)生并施加于DUT后實(shí)施,與激勵(lì)域類似,該過程也可理解為在指定時(shí)刻起對(duì)DUT引腳采集值的操作集合,該過程也同樣解析為時(shí)刻、引腳、引腳值3個(gè)要素,并命名該集合為結(jié)果域。與激勵(lì)域不同的是,結(jié)果域中的引腳值用于存儲(chǔ)預(yù)期結(jié)果數(shù)據(jù),該引腳值也可設(shè)為空,即無預(yù)期結(jié)果,表示由人工判定測(cè)試結(jié)果。

    綜上,一個(gè)Testbench可以解析為如圖2所示的激勵(lì)域及結(jié)果域的集合。

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    為提高測(cè)試環(huán)境的時(shí)間控制精度并提高存儲(chǔ)效率[13],將一個(gè)時(shí)刻點(diǎn)下的激勵(lì)域及結(jié)果域解析為時(shí)刻控制點(diǎn)配置結(jié)構(gòu)Tickset,其定義形式如下:

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    其中,tickVal表示激勵(lì)信號(hào)觸發(fā)的時(shí)刻點(diǎn),drvPinNum用于存儲(chǔ)該時(shí)刻點(diǎn)同時(shí)為多少個(gè)引腳賦值,drvTab是指向具體引腳配置表的指針,引腳配置表結(jié)構(gòu)形式如下:

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    這樣,一個(gè)時(shí)刻點(diǎn)即為一個(gè)Tickset結(jié)構(gòu),其中包含了drvPinNum個(gè)激勵(lì)引腳和sampPinNum個(gè)采集引腳,每個(gè)引腳的地址和值也都包含在內(nèi)。

    一個(gè)Testbench中包含了多個(gè)時(shí)刻點(diǎn),共同構(gòu)成了一個(gè)測(cè)試用例,因此一個(gè)測(cè)試用例可定義為case結(jié)構(gòu),形式如下:

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    在case結(jié)構(gòu)中包含了tickNum個(gè)Tickset,指針變量tickPoints表示具體的時(shí)刻控制點(diǎn)配置Tickset集合。

    自動(dòng)化實(shí)物測(cè)試環(huán)境的設(shè)計(jì)目標(biāo)之一為提高測(cè)試執(zhí)行效率,為此,可將所有生成的Testbench一次解析,生成測(cè)試用例集Caseset,實(shí)現(xiàn)測(cè)試用例集內(nèi)用例的不間斷執(zhí)行。Caseset的定義形式如下:

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    設(shè)計(jì)Testbench解析軟件,按照上述約定協(xié)議形式將全部Testbench文件進(jìn)行格式化后解析,最終形成的測(cè)試用例集Caseset下發(fā)至執(zhí)行平臺(tái),通過CPU寫入DPRAM中,供執(zhí)行器FPGA讀取、配置。

2.3.2 執(zhí)行器FPGA設(shè)計(jì)

    執(zhí)行器FPGA是銜接被測(cè)FPGA與測(cè)試環(huán)境的接口適配單元,主要完成Testbench數(shù)據(jù)與電路信號(hào)的轉(zhuǎn)換功能,在整個(gè)自動(dòng)化測(cè)試環(huán)境中起核心作用。其內(nèi)部主要模塊及信息傳遞關(guān)系如圖3所示。

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    執(zhí)行器FPGA讀取DPRAM中的Testbench激勵(lì)數(shù)據(jù)消息,解析出激勵(lì)域和結(jié)果域,并對(duì)將兩個(gè)域的時(shí)刻控制值交由計(jì)數(shù)器處理。

    激勵(lì)域解析模塊讀取DPRAM中激勵(lì)數(shù)據(jù)所要施加的FPGA引腳地址、激勵(lì)值[14],然后經(jīng)地址數(shù)據(jù)分配模塊進(jìn)行FPGA引腳索引和數(shù)據(jù)鎖存,到達(dá)激勵(lì)觸發(fā)時(shí)刻后將激勵(lì)數(shù)據(jù)通過指定的引腳輸出至被測(cè)FPGA。

    結(jié)果域解析模塊讀取DPRAM中結(jié)果采集所需要的引腳地址、預(yù)期結(jié)果值,經(jīng)地址數(shù)據(jù)分配模塊進(jìn)行引腳映射,當(dāng)采集時(shí)刻到達(dá)時(shí),地址數(shù)據(jù)分配模塊再從采集緩存中讀取對(duì)應(yīng)的數(shù)據(jù)值,并與DPRAM中的預(yù)期采集結(jié)果值進(jìn)行比較,將該時(shí)刻的結(jié)論發(fā)送至DPRAM用于與實(shí)際測(cè)試結(jié)果一起上傳至主控平臺(tái)。

    時(shí)刻控制模塊是執(zhí)行器FPGA的控制中樞,一方面,讀取DPRAM中的時(shí)刻描述,計(jì)算獲得執(zhí)行器FPGA實(shí)際需觸發(fā)輸入輸出的時(shí)刻,通過計(jì)數(shù)器控制激勵(lì)和采集的使能,從而實(shí)現(xiàn)對(duì)FPGA信號(hào)的實(shí)時(shí)性傳輸控制;另一方面,通過讀取DPRAM中的測(cè)試用例數(shù)量、測(cè)試激勵(lì)域數(shù)量、結(jié)果域數(shù)量、各個(gè)域內(nèi)不同時(shí)刻點(diǎn)的引腳信號(hào)的數(shù)量,管理測(cè)試用例中的不同測(cè)試時(shí)刻的激勵(lì)域與結(jié)果域數(shù)據(jù)的時(shí)刻、引腳的配置,為激勵(lì)域解析模塊和結(jié)果域解析模塊實(shí)現(xiàn)引腳和數(shù)據(jù)分配提供依據(jù)。

    此外,執(zhí)行器FPGA中還包括由主控平臺(tái)被測(cè)FPGA接口建模軟件配置的input引腳組、output引腳組及inout引腳組,用于配合地址收分配模塊進(jìn)行數(shù)據(jù)管理。

2.4 軟硬件部署

    自動(dòng)化動(dòng)態(tài)測(cè)試環(huán)境中包括上位機(jī)主控平臺(tái)和下位機(jī)執(zhí)行平臺(tái)兩部分,主控平臺(tái)運(yùn)行于PC無需開展特別硬件設(shè)計(jì);執(zhí)行平臺(tái)主要包括X86CPU、DPRAM和執(zhí)行器FPGA 3部分,其中X86CPU通過DPRAM與執(zhí)行器FPGA進(jìn)行數(shù)據(jù)通信的設(shè)計(jì)采用常規(guī)的DPRAM通信方法。

    軟件方面,上位機(jī)主控平臺(tái)部署Testbench解析軟件,解析Testbench為Caseset測(cè)試用例集格式;部署被測(cè)FPGA接口建模軟件,通過執(zhí)行器FPGA集成開發(fā)環(huán)境ISE的配合實(shí)現(xiàn)對(duì)執(zhí)行器FPGA與被測(cè)FPGA連接引腳的配置;通過監(jiān)控與報(bào)告生成軟接收并顯示測(cè)試執(zhí)行結(jié)果數(shù)據(jù),生成測(cè)試報(bào)告;下位機(jī)執(zhí)行平臺(tái)X86CPU運(yùn)行實(shí)時(shí)操作系統(tǒng)VxWorks 5.5,進(jìn)行測(cè)試命令的執(zhí)行及測(cè)試數(shù)據(jù)分發(fā)和實(shí)時(shí)回傳。

3 實(shí)驗(yàn)與應(yīng)用

    基于上述設(shè)計(jì)方法,開發(fā)設(shè)計(jì)FPGA仿真用例實(shí)物化測(cè)試環(huán)境原型,包含Testbench解析器軟件、FPGA接口建模軟件等核心軟件,將Testbench文件解析成Caseset集合格式;采用XC7VX690T作為執(zhí)行器FPGA,設(shè)計(jì)其數(shù)據(jù)與信號(hào)的轉(zhuǎn)換邏輯,并通過外置接線板與被測(cè)FPGA芯片交聯(lián)。將該平臺(tái)試用于某型衛(wèi)星導(dǎo)航通信FPGA軟件測(cè)試中,與“仿真+系統(tǒng)”測(cè)試方式相比,顯著提高了測(cè)試工作效率。

4 結(jié)論

    本文探索性地提出了一種基于仿真測(cè)試平臺(tái)的實(shí)物自動(dòng)化測(cè)試環(huán)境,用于FPGA軟件測(cè)試中彌補(bǔ)仿真測(cè)試和當(dāng)前實(shí)物測(cè)試存在的弊端,通過實(shí)物自動(dòng)化測(cè)試環(huán)境原型對(duì)設(shè)計(jì)框架進(jìn)行驗(yàn)證,結(jié)果表明該測(cè)試環(huán)境具有測(cè)試覆蓋率高、測(cè)試效率高的優(yōu)點(diǎn),在后續(xù)項(xiàng)目中加以優(yōu)化便可作為FPGA測(cè)試工程實(shí)踐的主要工具。

參考文獻(xiàn)

[1] 高虎,劉媛,劉子宜.DO-254標(biāo)準(zhǔn)中的確認(rèn)與驗(yàn)證過程分析[J].航空標(biāo)準(zhǔn)化與質(zhì)量,2014(2):10-13.

[2] 劉子宜,劉暢,鄭軍.基于軟件測(cè)試技術(shù)的FPGA測(cè)試研究[J].電子技術(shù)應(yīng)用,2011,37(5):28-30.

[3] 周珊,楊雅雯,王金波.航天高可靠FPGA測(cè)試技術(shù)研究[J].計(jì)算機(jī)技術(shù)與發(fā)展,2017,27(3):1-5.

[4] 費(fèi)亞男,周輝,朱偉杰.FPGA軟件自動(dòng)化驗(yàn)證平臺(tái)設(shè)計(jì)與實(shí)踐[J].計(jì)算機(jī)測(cè)量與控制,2016,24(5):139-142.

[5] LEMON R,COULTER B,ARCHIBALD S,et al.Interface test adapter development & maintenance using a continuity/insulation automatic test station in large scale test systems[C].Autotestcon,2009 IEEE,2009:107-112.

[6] JUSTIN J,LINDSTROM L,JAIN A.Using a plug-in model to simplify and enhance ATE test software capabilities[C].Autotestcon,2012 IEEE,2012:105-107.

[7] 王鵬,劉萬和,劉銳,等.基于SystemVerilog可重用測(cè)試平臺(tái)的實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2015,41(2):61-64.

[8] 高虎,鄭軍,趙剛.FPGA板級(jí)自動(dòng)化仿真測(cè)試環(huán)境框架設(shè)計(jì)[J].微電子學(xué)與計(jì)算機(jī),2017,34(12):94-98.

[9] 孫秀睿.FPGA設(shè)計(jì)驗(yàn)證中的軟硬件協(xié)同仿真測(cè)試方法[J].南通大學(xué)學(xué)報(bào)(自然科學(xué)版),2016,15(3):41-44,66.

[10] 王曉耕.基于VHDL的數(shù)字SoC設(shè)計(jì)與驗(yàn)證的全面自動(dòng)化實(shí)現(xiàn)[D].西安:西安電子科技大學(xué),2016.

[11] 易敏,蘇淑靖,季偉,等.基于FPGA的高速時(shí)間交替采樣系統(tǒng)[J].電子技術(shù)應(yīng)用,2015,41(1):71-74.

[12] 錢一文,景為平,蔣斌.基于UVM的CPU卡芯片驗(yàn)證平臺(tái)[J].微電子學(xué)與計(jì)算機(jī),2016,33(6):37-40.

[13] 王建中,楊璐.高速實(shí)時(shí)系統(tǒng)數(shù)據(jù)采集與傳輸[J].計(jì)算機(jī)科學(xué),2016,43(S2):604-606.

[14] 呂波,張涌,黃侃,等.基于FPGA的四口RAM設(shè)計(jì)與實(shí)現(xiàn)[J].儀表技術(shù)與傳感器,2017(1):34-37.



作者信息:

高  虎,封二強(qiáng),趙  剛

(中國航空綜合技術(shù)研究所,北京100083)

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