6月2日 ~ 6日，第45屆國際計算機體系結構大會（International Symposium on Computer Architecture，簡稱ISCA）在美國洛杉磯召開。清華大學微電子所博士生涂鋒斌在會上做了題為《RANA：考慮eDRAM刷新優(yōu)化的神經(jīng)網(wǎng)絡加速框架》（RANA: Towards Efficient Neural Acceleration with Refresh-Optimized Embedded DRAM）的報告。該研究成果大幅提升了人工智能計算芯片的能量效率。

　　清華微電子所博士生涂鋒斌報告現(xiàn)場

　　ISCA是計算機體系結構領域的頂級會議。本次大會共收到378篇投稿，收錄64篇論文，錄用率僅為16.9%。本文是今年中國唯一被收錄的署名第一完成單位的論文。尹首一副教授為本文通訊作者，論文合作者還包括清華大學微電子所魏少軍教授和劉雷波教授等。

　　隨著人工智能應用中神經(jīng)網(wǎng)絡規(guī)模的不斷增大，計算芯片的大量片外訪存會造成巨大的系統(tǒng)能耗，因此存儲優(yōu)化是人工智能計算芯片設計中必須解決的一個核心問題。可重構研究團隊提出一種面向神經(jīng)網(wǎng)絡的新型加速框架：數(shù)據(jù)生存時間感知的神經(jīng)網(wǎng)絡加速框架（RANA）。RANA框架采用了三個層次的優(yōu)化技術：數(shù)據(jù)生存時間感知的訓練方法，混合計算模式和支持刷新優(yōu)化的eDRAM存儲器，分別從訓練、調度和架構三個層面優(yōu)化整體系統(tǒng)能耗。實驗結果顯示，RANA框架可以消除99.7%的eDRAM刷新能耗開銷，而性能和精度損失可以忽略不計。相比于傳統(tǒng)的采用SRAM的人工智能計算芯片，使用RANA框架的基于eDRAM的計算芯片在面積開銷相同的情況下可以減少41.7%的片外訪存和66.2%的系統(tǒng)能耗，使人工智能系統(tǒng)的能量效率獲得大幅提高。

　　數(shù)據(jù)生存時間感知的神經(jīng)網(wǎng)絡加速框架（RANA）

　　可重構計算團隊近年來基于可重構架構設計了Thinker系列人工智能計算芯片（Thinker I，Thinker II，Thinker S），受到學術界和工業(yè)界的廣泛關注?？芍貥嬘嬎銏F隊此次研究成果，從存儲優(yōu)化和軟硬件協(xié)同設計的角度大幅提升了芯片能量效率, 為人工智能計算芯片的架構演進開拓了新方向。