Chiplet可謂是最近半導(dǎo)體業(yè)的熱門單詞。從DARPA的CHIPS項目到Intel的Foveros，都把chiplet看成是未來芯片的重要基礎(chǔ)技術(shù)。在摩爾定律奔向3納米、1納米的物理極限之際，IC制造大廠當(dāng)前也僅有臺積電和三星這兩家家繼續(xù)先進(jìn)工藝制程的爭奪戰(zhàn)，Intel似乎漸漸在放棄先進(jìn)工藝制程的繼續(xù)研發(fā)。后摩爾定律時代確已降臨，“小芯片”(Chiplet)便可作為一種解方，可能帶給從上游IC設(shè)計、EDA Tools、制造工藝、先進(jìn)封測等各個產(chǎn)業(yè)鏈環(huán)節(jié)顛覆式的改變，是IC業(yè)繼續(xù)發(fā)展最有效的手段。

　　迄今為止，已經(jīng)有很多公司早早地創(chuàng)建了自己的chiplet生態(tài)系統(tǒng)，包括Marvell的MoChi、英特爾的EMIB以及初創(chuàng)公司zGlue提供的產(chǎn)品。而且早在去年夏天，英特爾就已發(fā)布了針對其EMIB封裝技術(shù)的開源AIB協(xié)議，作為其DARPA研究計劃中小芯片研究的一部分。

　　究竟什么是“Chiplet”？

　　Chiplet是業(yè)界為了彌補硅工藝技術(shù)增長放緩所做的幾項努力之一。 它們起源于多芯片模塊，誕生于20世紀(jì)70年代，最近在AMD的Ryzen和Epyc x86處理器等產(chǎn)品中作為一種節(jié)省成本的技術(shù)而重新煥發(fā)活力。

　　簡單來說，Chiplet就是小芯片，從系統(tǒng)端出發(fā)，首先將復(fù)雜功能進(jìn)行分解，然后開發(fā)出多種具有單一特定功能，可相互進(jìn)行模塊化組裝的“小芯片”（Chiplet），如實現(xiàn)數(shù)據(jù)存儲、計算、信號處理、數(shù)據(jù)流管理等功能，并最終以此為基礎(chǔ)，建立一個“小芯片”的芯片網(wǎng)絡(luò)（未來的電腦系統(tǒng)可能只包含一個CPU芯片和幾個GPU，這些GPU都連接到這個Chiplet芯片上，形成芯片網(wǎng)絡(luò)）。

　　Chiplet可以將不同的計算機(jī)元件集成在一塊硅片上，來實現(xiàn)更小更緊湊的計算機(jī)系統(tǒng)結(jié)構(gòu)。未來計算機(jī)的系統(tǒng)結(jié)構(gòu)，可能不是由單獨封裝的芯片制造的，而是在一塊較大的硅片上互連成芯片網(wǎng)絡(luò)的IC制造的。

　　Chiplets為何被認(rèn)為是IC業(yè)繼續(xù)發(fā)展最有效的手段？

　　之所以業(yè)界對Chiplets技術(shù)感興趣，主要還是受到成本和市場壓力的驅(qū)使。隨著芯片制程從10nm縮減到7nm，接下來還要進(jìn)一步縮減到5nm，每一次制程縮減所需要的成本和開發(fā)時間都在大幅提升。而且，當(dāng)芯片制程接近1nm時，就將進(jìn)入量子物理的世界，現(xiàn)有的工藝制程會受到量子效應(yīng)的極大影響，從而很難進(jìn)一步進(jìn)步了。

　　每一次制程縮減所需要的成本都有大幅提升（數(shù)據(jù)來源：International Business Strategies，華夏幸福產(chǎn)業(yè)研究院）

　　另外，使用Chiplet技術(shù)可以避免Die的尺寸繼續(xù)增大，帶來良率的下降；各個Die可以使用不同的最佳工藝，實現(xiàn)更低的成本、更快的上市時間；高度再集成的ASIC可以占用更少的單板面積。

　　因此Chiplets技術(shù)是目前看來IC業(yè)繼續(xù)發(fā)展最有效的手段。

　　但是，實現(xiàn)Chiplets技術(shù)還存在比較多的技術(shù)難點：多Die封裝時的總體良率控制問題，即使單Die 98%的良率，多Die封裝后的總體良率會急劇下降；多Die構(gòu)成的整芯片的測試、問題定位和問題解決（需要提供專用的接口）；來自不同芯片廠家的Die供應(yīng)給封裝廠時的進(jìn)度同步問題。

　　Chiplet技術(shù)優(yōu)缺點對比分析

　　發(fā)展Chiplet會遇到哪些挑戰(zhàn)？

　　既然實現(xiàn)Chiplets技術(shù)還存在比較多的技術(shù)難點，那么下面具體了解下發(fā)展Chiplet會遇到以下幾方面的挑戰(zhàn)：

　　首先當(dāng)然是集成技術(shù)的挑戰(zhàn)。Chiplet模式的基礎(chǔ)還是先進(jìn)的封裝技術(shù)，必須能夠做到低成本和高可靠性。此外，集成技術(shù)的挑戰(zhàn)還來自集成標(biāo)準(zhǔn)。

　?、倩ヂ?lián)標(biāo)準(zhǔn)。首先，設(shè)計這樣一個異構(gòu)集成系統(tǒng)需要統(tǒng)一的標(biāo)準(zhǔn)，即die-to-die數(shù)據(jù)互聯(lián)標(biāo)準(zhǔn)。而且裸芯片到裸芯片的互連方案很昂貴。

　?、诜庋b技術(shù)。將多個模塊芯片集成在一個SiP中需要高密度的內(nèi)部互連線?？赡艿姆桨赣泄鑙nterposers技術(shù)、硅橋技術(shù)和高密度Fan-Out技術(shù)，不論采取那種技術(shù)，互連線（微凸）尺寸都將變得更小，這要求互連線做到100%的無缺陷。因為互聯(lián)缺陷可能導(dǎo)致整個SiP芯片不工作。

　　除了集成技術(shù)之外，chiplet模式能否成功的另一個大問題是質(zhì)量保障。我們在選擇IP的時候，除了PPA(power,performance and cost)之外，最重要的一個考量指標(biāo)就是IP本身的質(zhì)量問題。IP本身有沒有bug，接入系統(tǒng)會不會帶來問題，有沒有在真正的硅片上驗證過等等。在目前的IP復(fù)用方法中，對IP的測試和驗證已經(jīng)有比較成熟的方法。但是對于Chiplet來說，這還是個需要探索的問題。

　?、蹨y試技術(shù)。作為一個復(fù)雜的異構(gòu)集成系統(tǒng)，保證SiPs芯片功能正常比SoC更困難。SoC芯片通常需要采購IP，而目前關(guān)于IP的重用方法中，IP的測試和驗證已經(jīng)很成熟，可以保證IP接入系統(tǒng)沒有問題。采用Chiplet模式的SiPs芯片則不同，它采購或使用的是制造好的die，即模塊芯片。這對單個die的良率要求非常高，因為在SiPs中一個die的功能影響了整體性能，一旦出了問題損失巨大。同時在die設(shè)計中還需要植入滿足SiPs芯片的測試協(xié)議。而對于SiPs芯片，由于管腳有限，如何單獨測試每個die的性能和整體SiP的性能也是一個難點。

　　Chiplet尚是個新生事物,目前至少能供選擇的芯片組并不很多,另外它還面臨如下一些挑戰(zhàn)：

　?、荛_發(fā)工具?；ヂ?lián)、封裝和測試需要軟件工具的支持，對于EDA工具帶來巨大的需求。例如在芯片設(shè)計中，30%-40%的成本是工具軟件。DARPA的 CHIPS項目中一個工作重點就是設(shè)計工具。Chiplet技術(shù)需要EDA工具從架構(gòu)探索，到芯片實現(xiàn)，甚至到物理設(shè)計提供全面支持。

　?、菪酒W(wǎng)絡(luò)的交通死鎖與流量堵塞。盡管每個chiplet的芯片上routing system都可以很好地工作，但是當(dāng)它們?nèi)窟B接在內(nèi)插器的網(wǎng)絡(luò)上時，就出現(xiàn)了交通死鎖與流量堵塞問題。

　　目前還有一點還不是很清楚：一旦Chiplet被制造出來交給集成商和封裝廠以后, 誰將來負(fù)責(zé)這些芯片組。

　　中外各大企業(yè)的Chiplet發(fā)展現(xiàn)狀

　　目前，Chiplet模式還處于發(fā)展早期，主要圍繞DARPA的CHIPS項目發(fā)展。在CHIPS項目中，有制造封測企業(yè)如Intel、Northrop、Micorss等，還有模塊芯片開發(fā)企業(yè)（如Ferric、Jariet、美光、Synopsys）和和高校（如密西根大學(xué)），以及EDA工具開發(fā)企業(yè)（如Candence）和高校（如佐治亞理工)。

　　Intel針對互聯(lián)標(biāo)準(zhǔn)的挑戰(zhàn)，首先提出了高級接口總線（Advanced Interface Bus，AIB）標(biāo)準(zhǔn)。在DARPA的CHIPS項目中，英特爾將AIB標(biāo)準(zhǔn)開放給項目中的企業(yè)使用。AIB是一種時鐘轉(zhuǎn)發(fā)并行數(shù)據(jù)傳輸機(jī)制，類似于DDR DRAM接口。目前，英特爾免費提供AIB接口許可，以支持廣泛的Chiplet生態(tài)系統(tǒng)，包括設(shè)計方法或服務(wù)供應(yīng)商、代工廠、封裝廠和系統(tǒng)供應(yīng)商。此舉將加速AIB標(biāo)準(zhǔn)的快速普及，有望在未來成為類似ARM的AMBA總線的業(yè)界標(biāo)準(zhǔn)。

　　使用AIB標(biāo)準(zhǔn)的SiP芯片

　　Intel在2017年公布EMIB（Embeded Multi-Die Interconnect Bridge：嵌入式多硅片互聯(lián)）技術(shù)的基礎(chǔ)上，在2018年底的架構(gòu)日上，更是進(jìn)一步將其升級為邏輯晶圓3D堆疊技術(shù)，命名為Foveros。使用Foveros技術(shù)，在二維平面上可以通過EMIB實現(xiàn)Die-to-Die之間的互聯(lián)，在三維垂直方向上還可以使用TSV（Through Silicon Via）實現(xiàn)Die之間的堆疊。每個Die所使用的工藝制程可以不一樣，通過高級封裝技術(shù)進(jìn)行封裝，充分利用2D和3D的空間。

　　EMIB技術(shù)已經(jīng)在Intel的Stratix 10 FPGA芯片上使用了，在未來Intel的CPU/FPGA/GPU/AI等芯片上，我們可以期待Foveros技術(shù)的進(jìn)一步落地。Foveros結(jié)合EMIB可以滿足各種不同應(yīng)用、功率范圍和外形尺寸的需求，提供低成本、高性能芯片選擇。英特爾預(yù)計將于2019年下半年推出一系列采用Foveros技術(shù)的產(chǎn)品。首款Foveros產(chǎn)品將整合高性能10nm模塊芯片和低功耗的22nm基礎(chǔ)晶片。

　　而Intel的死對頭AMD自然也不甘示弱，在當(dāng)下，AMD其實已經(jīng)為我們帶來了使用Chiplets技術(shù)的EYPC Zen架構(gòu)CPU芯片，包括在2018年發(fā)布的服務(wù)器端Naples CPU芯片和剛剛結(jié)束的Computex 2019上發(fā)布的7nm Ryzen桌面級CPU。

　　在AMD EPYC CPU芯片的基板上，8個CPU Chiplets圍繞著1個中心I/O Chiplet。I/O Chiplet使用14nm工藝，而CPU Chiplets則使用7nm工藝。

　　AMD EPYC CPU芯片采用Chiplet技術(shù)實現(xiàn)

　　AMD研究人員最近提出了一種方案，獨立chiplet的可以經(jīng)過設(shè)計，芯片網(wǎng)絡(luò)需要遵守簡單的規(guī)則，就能基本消除死鎖難題。這些規(guī)則規(guī)定了數(shù)據(jù)進(jìn)入和離開芯片的問題，限制了移動的方向。如果能夠徹底解決這個問題，那么Chiplet將為未來計算機(jī)設(shè)計的發(fā)展帶來新的動力。

　　除了AMD和Intel之外，其它IC廠家也都在自家產(chǎn)品上開始逐步使用Chiplet技術(shù)。如Xilinx和Marvell.

　　在今年六月初于日本京都舉辦的VLSI Symposium（超大規(guī)模集成電路研討會）期間，臺積電展示了自己設(shè)計的一顆小芯片（chiplet）“This”。

　　基本參數(shù)上，This采用7nm工藝，4.4x6.2mm（27.28 mm2），CoWos（晶圓級封裝），雙芯片結(jié)構(gòu)，其一內(nèi)置4個Cortex A72核心，另一內(nèi)置6MiB三緩。

　　This的標(biāo)稱最高主頻為4GHz，實測最高居然達(dá)到了4.2GHz（1.375V）。同時，臺積電還開發(fā)了稱之為LIPINCON互連技術(shù)，信號數(shù)據(jù)速率8 GT/s。

　　另外，不得不提一家中資企業(yè)極戈科技的發(fā)展。他們采用Chiplet模式極大地縮短了物聯(lián)網(wǎng)芯片的研發(fā)周期。

　　極戈科技（zGlue）2014年成立于美國硅谷，2017年進(jìn)入中國。創(chuàng)始人張銘畢業(yè)于北京大學(xué)，在UIUC獲得碩士與博士學(xué)位。曾在英特爾和三星工作。

　　極戈科技主打快速芯片設(shè)計和制造，通過獨特的電路設(shè)計+封裝+ SDK+算法，能夠?qū)⑽锫?lián)網(wǎng)芯片的設(shè)計制造流程從超過1年壓縮到2-4周。他們利用SaaS的模式提供芯片設(shè)計方案，也采用2.5D/3D封裝技術(shù)?；A(chǔ)芯片是極戈開發(fā)的硅基芯片，上層是第三方的模塊芯片，包括傳感器、通訊、存儲等，從而低成本、高速度地實現(xiàn)小體積，低功耗的系統(tǒng)集成。

　　來自極戈的ZiP芯片（來源：極戈科技）

　　中國本土企業(yè)也開始涉及Chiplet技術(shù)，Chiplet理念與實踐做法，與國內(nèi)的武漢弘芯想做的系統(tǒng)芯片制造正好相契合。自7月初上任的弘芯CEO蔣尚義指出，美國DARPA推動的電子產(chǎn)業(yè)振興計劃（ERI）推動小芯片，開始啟動主導(dǎo)標(biāo)準(zhǔn)，也建議國內(nèi)建立本土一套自己的標(biāo)準(zhǔn)，促進(jìn)中國實現(xiàn)自己的標(biāo)準(zhǔn)，武漢弘芯愿扮推手，推動Chiplet制定國內(nèi)標(biāo)準(zhǔn)。

　　近日在一場由芯聯(lián)芯主辦的圓桌討論會議上，來自IP、設(shè)計服務(wù)與IC制造業(yè)大咖同臺探討了Chiplet對行業(yè)產(chǎn)生的變革與影響。芯聯(lián)芯首席運營官(COO)石克強(qiáng)則也認(rèn)為，摩爾定律已走到盡頭之際，Chiplet發(fā)展或許連摩爾仍在世，也是他意料不到的，這另一途徑可說更好、更快、更便宜的讓芯片不再受制于線寬與傳輸速度。

　　從設(shè)計服務(wù)的環(huán)節(jié)來講，如何建立起當(dāng)中的生態(tài)環(huán)境與伙伴關(guān)系，擴(kuò)大Die Bank并且建立標(biāo)準(zhǔn)這也都是至關(guān)重要的事。

　　芯聯(lián)芯目前擁有MIPS架構(gòu)全球銷售權(quán)、中國與港澳地區(qū)獨家經(jīng)營權(quán)，從IP的觀點切入，何薇玲表示，成熟CPU架構(gòu)正是Chiplet的核心，能讓系統(tǒng)運作得更穩(wěn)當(dāng)規(guī)律、更省能耗，IP成熟度與來源正當(dāng)性往往是影響產(chǎn)品能否順利上市，能不能最終打下市場的關(guān)鍵。