0 引言

    隨著紅外焦平面探測器的發(fā)展，紅外成像技術在軍事和民用領域的應用越來越廣泛，特別是非制冷紅外成像技術因其具有成本低、體積小、重量輕、使用方便等優(yōu)點，在各應用領域中得到了較快發(fā)展。目前，很多領域的產品需求都向著高性能、小型化、低功耗方向發(fā)展，紅外成像組件也不例外，所以，迫切需要突破小型化紅外成像組件的關鍵技術，研制出小型化、模塊化、接口電路系列化的紅外成像組件，以適應各種應用領域的需求。在小型化紅外成像組件中，處理板是核心，除完成紅外圖像的非均勻校正、計算校正參數和圖像處理算法功能外，還承擔著探測器時序控制、AD轉換控制功能和將14位并行圖像數據轉換為串行LVDS信號輸出、校正快門控制等功能。

1 紅外成像組件總體方案介紹

    本方案以實現內核機芯的標準化、系列化為目標，采用前端電路板和處理板在系統(tǒng)中分別布局的方案，將AD采集部分前置到驅動板上，同時實現處理板的小型化，并將其集成到前端，與驅動板、接口板一同置于平臺框架上?；痉桨溉鐖D1所示。

    總體設計中的三塊電路板——驅動板、主處理板和接口板的面積和外形尺寸相同，均為38 mm×38 mm，厚度均為1.6 mm，三塊板之間采用堆疊式結構，板間距為5 mm。

2 小型化處理板方案設計

    小型化處理板在保證實現全部功能的前提下，以小型化和通用化為設計目標，PCB尺寸要控制在38 mm×38 mm。

    小型化處理板以FPGA為核心器件，除完成紅外圖像的非均勻校正、計算校正參數和圖像處理算法功能(8 bit視頻信號相關的圖像處理計算，包括直方圖均衡、濾波、銳化等)外，還承擔著探測器時序控制、AD轉換控制功能、將14位并行數據轉換為串行LVDS信號輸出、校正快門控制等功能，主處理板不承擔特殊接口轉換功能，相關功能由后端接口板完成。主處理板上FPGA實現的主要功能有：

    (1)探測器時序控制；

    (2)AD時序控制；

    (3)對原始數字圖像作非均勻性校正；

    (4)完成校正參數的定標計算；

    (5)對14 bit圖像進行直方圖均衡，轉換為8 bit圖像；

    (6)圖像濾波、銳化增強；

    (7)輸出Camera link串行數字視頻圖像；

    (8)輸出8/14 bit并行數字視頻圖像；

    (9)視頻信號合成；

    (10)通過串口接收控制命令，返回狀態(tài)參數。

    小型化處理板總體設計方案如圖2所示，為了滿足設計中對資源量、存儲容量和數據傳輸帶寬等的需求，FPGA擬選用Altera的Cyclone V系列器件，存儲器需要一片LPDDR2和一片Flash，采用SAMTEC的板上連接器實現與AD板、接口板的電氣連接。

3 主要器件選型

    由于該方案設計的主要目標是實現PCB的小型化，因此在器件選型時，在保證實現所需功能的前提下，盡量選擇面積較小的器件。

3.1 FPGA選型

    FPGA選用Altera Cyclone V系列的5CEA7，MBGA484封裝，芯片面積為19 mm×19 mm，LE約150K，M10K塊為Cyclone III 3C120的1.6倍，達686，18×18乘法器312個，并增加精度可調DSP模塊156個^[1]。其中的HMC支持2個24位的LPDDR2或者一個32位的LPDDR2^[2]。

    如今，很多系統(tǒng)的性能瓶頸在于系統(tǒng)與外部存儲器接口的實際有效帶寬，而存儲器控制器的效能則成為決定這種有效帶寬的關鍵要素。利用Cyclone V FPGA 中的HMC，設計人員能夠最大限度地提高存儲器控制器的效率和靈活性，幫助降低應用和系統(tǒng)的功耗和總成本。

    Cyclone V FPGA中的多端口存儲器控制器硬核IP支持DDR3、DDR2、LPDDR2和移動DDR。Cyclone V FPGA還支持以上存儲器接口的軟核存儲器控制器，但是兩種控制器的性能不同，表1為兩種存儲器控制器接口支持和性能比較列表^[2]。 

    設計中用到了LPDDR2，為了充分地發(fā)揮其存取速度快的優(yōu)勢，使用FPGA內部提供的硬核存儲器控制器。

    評估一個存儲器接口的帶寬，不僅僅取決于存儲器接口的絕對速率，存儲器控制器控制數據在存儲器之間傳送的效率，也是決定帶寬的一個重要因素。存儲器帶寬的計算方法如式(1)所示。

    普通DRAM存儲器接口的效率通常在70%左右，例如：一個效率為70%的32位接口，運行頻率是400 MHz，帶寬為17.92 Gb/s^[2]。

    Bandwidth=32 bit×2 Clock Edges×400 MHz×70%

    =17.92 Gb/s=2.24 GB/s

    而Altera Cyclone V的硬核存儲器控制器的效率可高達92%。那么帶寬為：

    Bandwidth=32 bit×2 Clock Edges×400 MHz×92%

    =23.55 Gb/s

    =2.943 75 GB/s

    可見，Altera Cyclone V的硬核存儲器控制器對于數據傳送帶寬的提高是很顯著的。

3.2 SDARM選型

    SDRAM用于在圖像非均勻校正和處理過程中，緩存增益校正因子、偏移校正因子和相關圖像數據。為了滿足設計中非均勻校正和圖像處理算法對存儲器容量及其接口帶寬的需求，SDARM采用Micron的Mobile LPDDR2 SDRAM——MT42L 256M32D4，由于其面積小，功耗低，容量大，被廣泛應用于一些高檔手持設備中，其關鍵指標如下^[5]：

    (1)容量：2 Gb；

    (2)位寬：32 bit；

    (3)器件類型：LPDDR2 SDRAM；

    (4)IO電平標準：單端為HSUL_12，差分為Differential 1.2 V HSTL Class I；

    (5)時鐘頻率：333 MHz；

    (6)數據速率：667 Mb/s/pin。

3.3 Flash選型

    Flash用于在圖像非均勻校正過程中存儲IRFPA每個像素的增益校正因子Gij與偏移校正因子Oij，根據設計中的存儲容量需求，選用Spansion的2 Gb容量的Parallel NOR Flash——RC28F00BM29EW。關鍵指標如下^[6]：

    (1)容量2 Gb；

    (2)位寬：16 bit；

    (3)器件類型：Parallel NOR Flash；

    (4)隨機存取時間：110 ns。

3.4 處理板的電源分配系統(tǒng)(PDS)的設計

    根據電路中各種器件對電源電壓的需求，電源分配系統(tǒng)(PDS)需要提供多種電源電壓。歸結起來總共需要以下幾種電源：1.1 V、1.2 V、1.8 V、2.5 V、3.3 V。2.5 V的FPGA專用電源、PLL電源和輔助電源可以采用一片LT1962提供；1.8 V的LPDDR2 SDRAM內核電源所需電流較小，僅需一片LT1761。由于都是數字電路，其余電源可以采用DC-DC電源。1.1 V的FPGA的內核電源選用Enpirion的EN5339QI，最大輸出電流3 A，可調輸出，電壓輸出端內置電感，24-pin QFN封裝(4 mm×6 mm)；1.2 V的FPGA IO電源和LPDDR2的內核、IO電源選用EP53A8LQI，最大輸出電流為1 A，可調輸出，電壓輸出端內置電感，設定輸出電壓不需要外置電阻，3 mm×3 mm QFN封裝；3.3 V的FPGA IO電源、專用電源和Flash的內核、IO電源選用EP53A8LQI，最大輸出電流為1 A，可調輸出，電壓輸出端內置電感，設定輸出電壓不需要外置電阻，3 mm×3 mm QFN封裝。

    綜上所述，主處理板的電源分配系統(tǒng)(PDS)的設計方案如圖3所示。

4 電路信號完整性和電源完整性設計

4.1 信號完整性

    由于紅外探測器對噪聲極為敏感，因此在設計中必須采取嚴格的濾波措施，以保證輸出圖像質量。另外，該設計的重點和難點是LPDDR2與FPGA的接口設計，LPDDR2的時鐘頻率是333 MHz，數據速率高達667 Mb/s/pin，屬于高速信號，所以對于時序和信號完整性有較高要求，為了保證設計的一次成功，除了滿足LPDDR2接口信號的阻抗匹配、布線規(guī)則要求外，還必須對整個電路進行信號完整性和電源完整性仿真。

4.1.1 濾波措施

    系統(tǒng)中噪聲的主要來源有兩個：一是由外部輸入的電源引入的噪聲；二是主處理板數字電路產生的噪聲。針對這兩類噪聲，應采取相應的濾波措施。

    針對由外部輸入的電源引入的噪聲，對外部電源輸入都要采用兩級空心電容加磁珠的方式進行濾波，如圖4所示，另外，對輸入的地信號也要加磁珠濾波，采用的磁珠要求在100 MHz時的阻抗為220 Ω以上。

    針對主處理板數字電路產生的噪聲，對于主處理板提供給驅動、AD板的探測器時序控制和AD采樣控制等信號，根據信號具體頻率范圍，選用合適的磁珠進行濾波。

4.1.2 阻抗匹配

    信號走線阻抗，單端走線50 Ω±10%，差分走線100 Ω±10%。必須對設計進行仿真以確保良好的信號完整性。

4.1.3 布線規(guī)則約束

    (1)LPDDR2與FPGA的接口信號之間的布線約束

    LPDDR2與FPGA的接口信號分組如下：

    ①數據信號組：數據(DQ)，數據屏蔽(DM)，數據隨路時鐘(DQS/DQS#)，其中每個字節(jié)又是內部的一個信道Lane組，如DQ[0:7]，DQS0/DQS0#，DM0 為一個信號組；

    ②命令/地址(Command/address)信號組：CA[9:0]；

    ③控制信號組：CS/CS#，CKE；

    ④時鐘信號組：CK，CK#。

    根據LPDDR2的時序特點，對其布線規(guī)則制定如下約束：

    ①數據信號組DQ與DQS/DQS#、DM的等長控制：

    LPDDR2數據信號DQ的采樣，是采用與DQ同步的DQS/DQS#作為采樣參考源。一個DQS/DQS#與8個DQ配合使用，因此同一個DQ 組(同一信道)中的所有信號DQ和DQS/DQS#、DM(例如DQ[0:7]，DQS0/DQS0#，DM0)走線的skew控制在±10 ps或者近似±50 mils，并且需要布在同一層，在設置布線約束時將DQS/DQS#走線長度設置成同組相關數據信號DQ和數據屏蔽信號DM的目標走線長度。而組內不同信道(不同DQ組)的走線誤差為±10 ps或者近似±50 mils(0.254 mm)。

    ②數據信號組(DQ組)與時鐘信號(CK/CK#)布線長度誤差不超過±50 ps或者近似±250 mils，在設置布線約束時將時鐘信號(CK/CK#)布線長度設置成目標走線長度。

    ③地址/控制信號仍以時鐘信號CK的上升沿和CK#信號的下降沿的交叉點作為參考點，將地址/控制信號組(address，CS，CKE)布線到與CK/CK#時鐘所在的同一層上(理想情況下)，并保證與CK/CK#之間的skew不超過±20 ps或者近似±100 mils。兩種信號線組內走線誤差為不超過±10 ps或者近似±50 mils。

    ④差分時鐘(CK/CK#) 和數據隨路時鐘(DQS/DQS#)的N和P走線之間的最大失配長度為±2 ps或者近似±10 mils。

    (2)時鐘信號布線規(guī)則

    ①時鐘信號線必須布在內層，外層扇出長度不超過150 ps(近似500 mils，12.7 mm)；

    ②時鐘信號應該與其他信號保持10 mil(0.254 mm)以上的間距。

    ③差分時鐘(CK/CK#)的N和P走線之間的最大失配長度為±2 ps或者近似±10 mils。

4.2 電源完整性

    將DGND，1.1 V，1.2 V，1.8 V和3.3 V電源都布為平面。在PCB面積允許的前提下，為各種電源網絡提供充分的去耦，以保證電源分配網絡的低阻抗。

5 實驗結果

    圖5為該處理板的實物照片，本設計中采用了0.65 mm間距的BGA封裝，焊盤直徑為0.3 mm，兩個焊盤之間的間隙僅為0.35 mm。板子上的最小線寬為4.1 mil，走線與焊盤、過孔之間的最小間距為4 mil；最小信號過孔直徑為5 mil，屬于高密度PCB。在PCB布局時存在BGA器件背面放置器件的情況，這就需要使用盲孔、埋孔甚至實心銅柱工藝。

    圖6為采用了本文中設計的處理板的紅外成像組件樣機照片。圖7中的(a)和(b)分別為利用該樣機采集到的遠距離和近距離場景的圖像(經單點校正)。

6 結論

    本文詳細介紹了小型化處理板設計過程中的各項工作，包括：總體方案設計、主要器件選型、電源分配系統(tǒng)（PDS）設計、信號完整性和電源完整性設計方面的各項措施和LPDDR2與FPGA的接口信號之間的布線約束規(guī)則的制定，重點討論了存儲器接口帶寬的計算方法以及Cyclone V FPGA的硬核存儲器控制器對于存儲器接口數據傳送帶寬的提高。最后展示了處理板的實物照片，和采用了該處理板的紅外成像組件樣機采集到的遠距離和近距離場景的圖像。

參考文獻

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作者信息:

李海廷，胡  鑫，曾  雙，佘俊超，魯  強，隋  峻

(西南技術物理研究所，四川 成都610041)