文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.191333
中文引用格式： 劉穎，田澤，呂俊盛，等. 一種1 GHz～6 GHz寬頻高線性度相位插值電路的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2020，46(4)：45-48.
英文引用格式： Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a 1 GHz to 6 GHz phase interpolator with wideband and high-linearity[J]. Application of Electronic Technique，2020，46(4)：45-48.
0 引言
在一些高速多通道串行收發(fā)系統(tǒng)中，數(shù)據(jù)在發(fā)送過(guò)程中只傳輸數(shù)據(jù)信號(hào)而不傳送與數(shù)據(jù)信號(hào)同步的時(shí)鐘信號(hào)，需要在接收端用時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)從數(shù)據(jù)中提取時(shí)鐘，并對(duì)數(shù)據(jù)重定時(shí)來(lái)保證數(shù)據(jù)的正確采樣。因此時(shí)鐘數(shù)據(jù)恢復(fù)電路的性能將直接影響到高速串行數(shù)據(jù)通信系統(tǒng)性能[1-4]。目前常用的CDR系統(tǒng)多采用基于相位差值器的數(shù)模混合結(jié)構(gòu)，其面積小、魯棒性好、便于工藝遷移等優(yōu)點(diǎn)在先進(jìn)工藝下更具優(yōu)勢(shì)。因此相位插值器性能的優(yōu)劣對(duì)實(shí)現(xiàn)時(shí)鐘相位調(diào)節(jié)起到至關(guān)重要的作用[5-6]。
傳統(tǒng)的插值電路由2個(gè)差分對(duì)和負(fù)載電阻RL組成，由二選一MUX選擇輸入信號(hào)實(shí)現(xiàn)任意角度的插值，雖然結(jié)構(gòu)簡(jiǎn)單且節(jié)省面積，但MUX信號(hào)選通輸入時(shí)會(huì)引入毛刺，直接影響插值器的線性度[7-9]。而本文提出相位插值方案采用4個(gè)差分對(duì)、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成的核心插值電路不存在輸入信號(hào)的突變，減小了輸出信號(hào)毛刺，有效地提高了相位插值器的線性度。
1 電路結(jié)構(gòu)
相位插值電路由輸入4相校正電路、核心插值電路和輸出緩沖電路組成，其結(jié)構(gòu)框圖如圖1所示。輸入4相時(shí)鐘經(jīng)過(guò)輸入緩沖電路進(jìn)行整形放大，由恒定比重的模擬插值電路進(jìn)行重新相位校正，產(chǎn)生4相時(shí)鐘進(jìn)入核心插值電路，此處采用兩個(gè)核心插值電路可同時(shí)產(chǎn)生4相正交時(shí)鐘，通過(guò)同一組電流控制溫度計(jì)碼調(diào)整輸出不同相位，經(jīng)過(guò)電平轉(zhuǎn)換電路將CML電平轉(zhuǎn)換為CMOS電平，并通過(guò)輸出緩沖級(jí)及交叉耦合的反相器增大驅(qū)動(dòng)，調(diào)整4相時(shí)鐘占空比，得到占空比50%的4相正交時(shí)鐘。
2 模塊電路設(shè)計(jì)
2.1 輸入4相校正電路
為了消除鎖相環(huán)輸出4相時(shí)鐘信號(hào)的共模及幅度影響，輸入緩沖電路通過(guò)交流耦合電容，由電阻分壓對(duì)輸入4相時(shí)鐘信號(hào)共模自建，經(jīng)過(guò)差分放大器對(duì)信號(hào)放大。由于相位插值電路是在每個(gè)象限進(jìn)行32等分，為了保證良好的插值線性度，輸入時(shí)鐘需要保證90°相差，同時(shí)增加RC時(shí)間常數(shù)，使時(shí)鐘邊沿平緩。因此，由恒定比重的模擬插值電路進(jìn)行重新相位校正，產(chǎn)生4相正交時(shí)鐘，電路如圖2所示。
2.2 核心插值電路
核心插值電路由兩個(gè)相同的插值電路組成，用于產(chǎn)生相差90°的4相時(shí)鐘，其中核心插值單元的電路結(jié)構(gòu)如圖3所示，由4個(gè)差分對(duì)、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成，輸入相差90°的4相時(shí)鐘，插值輸出一對(duì)差分時(shí)鐘。鎖相環(huán)輸出的8相時(shí)鐘信號(hào)輸入4個(gè)差分對(duì)中(Φ0-Φ1，Φ2-Φ3，Φ4-Φ5，Φ6-Φ7)，數(shù)字濾波器對(duì)兩個(gè)差分時(shí)鐘邊界輸出互補(bǔ)的溫度計(jì)碼控制DAC導(dǎo)通電流大小，完成對(duì)差分輸入時(shí)鐘的相位權(quán)重分配，作用在負(fù)載電阻RL上插值產(chǎn)生最終的相位時(shí)鐘。
將鎖相環(huán)產(chǎn)生的8相時(shí)鐘以差分信號(hào)形式分別輸入4個(gè)差分對(duì)中，以一個(gè)時(shí)鐘周期劃為8個(gè)象限，時(shí)鐘相位按照逆時(shí)針?lè)较蜻f增，如圖4所示。通過(guò)數(shù)字濾波器對(duì)兩個(gè)邊界差分時(shí)鐘輸出互補(bǔ)的溫度計(jì)碼產(chǎn)生任一時(shí)鐘相位輸出。當(dāng)一個(gè)邊界差分時(shí)鐘的DAC控制碼增大時(shí)，另一邊界時(shí)鐘的DAC控制碼減小相應(yīng)的值，從而保證權(quán)重和不變(十進(jìn)制128)，使得插值輸出時(shí)鐘相位不會(huì)超出邊界。表1中對(duì)不同象限時(shí)鐘及其對(duì)應(yīng)的輸入差分對(duì)進(jìn)行了說(shuō)明。以33°輸出相位為例，差分對(duì)Φ0-Φ1連接0°、180°時(shí)鐘，差分對(duì)Φ2-Φ3連接90°、270°時(shí)鐘。數(shù)字濾波器輸出DAC1的控制碼為0001100000(十進(jìn)制對(duì)應(yīng)為96)，DAC2的控制碼為0000100000(十進(jìn)制對(duì)應(yīng)為32)，同時(shí)關(guān)閉DAC3和DAC4，此時(shí)插值器輸出的時(shí)鐘相位即為33°。輸入時(shí)鐘可按照表1所示，插值第二單元與第一單元輸入信號(hào)相差90°，即可得輸出的時(shí)鐘相位即為123°，實(shí)現(xiàn)4相差分時(shí)鐘輸出。
2.3 輸出緩沖電路
相位插值電路產(chǎn)生的信號(hào)首先經(jīng)過(guò)一級(jí)緩沖電路，經(jīng)過(guò)交流耦合電容、電阻分壓和差分放大處理，再由兩級(jí)信號(hào)放大和信號(hào)調(diào)理將CML電平轉(zhuǎn)換為CMOS軌對(duì)軌電平，如圖5所示。輸出緩沖電路通過(guò)兩級(jí)交叉耦合的反相器調(diào)整信號(hào)上升、下降時(shí)間，使輸出時(shí)鐘占空比保持50%，提供穩(wěn)定的輸入正交時(shí)鐘信號(hào)。
3 物理實(shí)現(xiàn)及仿真結(jié)果
基于40 nm CMOS工藝，在Candence環(huán)境下完成版圖，設(shè)計(jì)時(shí)注意差分結(jié)構(gòu)對(duì)稱走線，高頻信號(hào)線盡量短，同時(shí)抑制共模噪聲，減少信號(hào)間相互串?dāng)_，其版圖如圖6所示，相位插值器整體電路尺寸為122 μm×255 μm。
線性度是相位插值器的重要技術(shù)指標(biāo)，決定相位插值器將會(huì)引入的抖動(dòng)，主要通過(guò)積分非線性(Integral Non-Linearity，INL)和微分非線性(Differential Non-Linearity，DNL)兩個(gè)指標(biāo)衡量。使用Candence Spectre工具對(duì)插值器電路進(jìn)行整體仿真，改變相位插值器的電流控制碼，對(duì)輸入時(shí)鐘為6 GHz相位插值的單調(diào)性和線性度進(jìn)行仿真。圖7為相位插值器線性度曲線，從后仿真結(jié)果可以看出，插值器的輸出時(shí)鐘相位變化均勻，周期穩(wěn)定，與理想相位曲線幾乎擬合一致，線性度很好。
為了模擬插值器在相位動(dòng)態(tài)變化過(guò)程中的工作狀態(tài)，編寫Verilog代碼產(chǎn)生32位DAC電流控制碼，使電流控制碼依次開(kāi)啟和斷開(kāi)，從0°向右移動(dòng)，至少移動(dòng)128次，以便于觀察相位插值器在一個(gè)周期的變化。輸入時(shí)鐘頻率為5 GHz，為了方便計(jì)算，采樣時(shí)鐘設(shè)定為500 MHz，選取初始點(diǎn)后150次進(jìn)行DNL和INL計(jì)算，其結(jié)果如圖8、圖9所示。在相位變化的一個(gè)周期內(nèi)相位移動(dòng)128次，DNL最大不超過(guò)1.4 LSB，INL最大不超過(guò)1.5 LSB，表明插值器每次相位移動(dòng)在1 LSB左右，累積的相位變化能周期性地消除，插值器性能較好。
4 結(jié)論
本文提出了一種新型相位插值電路，由4個(gè)差分對(duì)、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成，通過(guò)數(shù)字濾波器對(duì)兩個(gè)邊界差分時(shí)鐘輸出互補(bǔ)的溫度計(jì)碼控制DAC輸出電流的大小，完成對(duì)不同差分對(duì)輸入相位時(shí)鐘的權(quán)重分配，實(shí)現(xiàn)128次相位插值，插值精度高，并利用輸入級(jí)4相校正電路和輸出占空比調(diào)整電路對(duì)差分信號(hào)進(jìn)行整形優(yōu)化。電路采用40 nm CMOS工藝實(shí)現(xiàn)，仿真結(jié)果表明插值器在工作頻率1 GHz到6 GHz線性度良好，DNL最大不超過(guò)1.4 LSB，INL最大不超過(guò)1.5 LSB，已成功集成在多款SerDes電路中。
參考文獻(xiàn)
[1] 矯逸書，周玉梅，蔣見(jiàn)花，等.適用于連續(xù)數(shù)據(jù)速率CDR的相位插值器研制[J].集成電路設(shè)計(jì)與開(kāi)發(fā)，2010，35(10)：999-1002.
[2] 孫燁輝，江立新.時(shí)鐘數(shù)據(jù)恢復(fù)電路中相位插值器的分析與設(shè)計(jì)[J].半導(dǎo)體學(xué)報(bào)，2008，29(5)：930-935.
[3] YANG R J，CHAO K H，et al.A 155.52 Mbit/s－3.125 Gbit/s continuous-rate clock and data recovery circuit[J].IEEE Journal of Solid-State Circuits，2006，41(6)：1380-1390.
[4] 曾澤滄，鄧軍勇，蔣林.用于CDR電路的相位插值選擇電路設(shè)計(jì)[J].集成電路設(shè)計(jì)與開(kāi)發(fā)，2008，33(8)：721-725.
[5] Hu Shijie，Jia Chen，HUANG K，et al.A 10Gbps CDR based on phase interpolator for source synchronous receiver in 65nm CMOS[C].Proceedings of the 2012 IEEE International Symposium on Circuit and System，Piscataway，NJ，USA：IEEE，2012：309-312.
[6] Sun Yehui，Jiang Lixin.Analysis and design of a phase interpolator for clock and data recovery[J].Journal of Semiconductors，2008，29(5)：930-934.
[7] NICHOLSON A，JENKINS J，CHAIK A V，et al.A 1.2V 2-bit phase interpolator for 65nm CMOS[J].2012 IEEE International Symposium on Circuits and Systems(ISCAS)，2012：2039-2042.
[8] 牛曉良，王征晨，桂小琰,一種高線性度相位插值器[J].微電子學(xué)，2016，46(4)：442-444.
[9] 張瑤，張鴻，李梁.時(shí)鐘數(shù)據(jù)恢復(fù)電路中的線性相位插值器[J].西安交通大學(xué)學(xué)報(bào)，2016，50(2)：48-54.
作者信息：
劉 穎1，田 澤1，2，呂俊盛1，2，邵 剛1，2，胡曙凡1，李 嘉1
(1.航空工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安710068；
2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安710068)