《電子技術應用》
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基于InP HBT工藝的50 Gb/s 1:4量化降速電路
2020年電子技術應用第6期
周 浩1，2，張有濤1，2，3
1.南京電子器件研究所，江蘇 南京210016；2.南京國博電子有限公司，江蘇 南京210016； 3.微波毫米波單片集成和模塊電路重點實驗室，江蘇 南京210016
摘要： 基于南京電子器件研究所的0.7 μm InP HBT工藝設計了一種數(shù)據轉換速率達到50 Gb/s的1:4量化降速芯片。該芯片同時將前端高速高靈敏度比較器與一個1:4分接器集成到單芯片中，能夠直接一次性實現(xiàn)對2～18 GHz帶寬的模擬輸入信號的可靠接收和降速處理，輸入信號靈敏度在芯片最高工作速率下達到1 mV，工作電壓3.3 V，芯片功耗1.5 W，最高數(shù)據轉換速率達到50 Gb/s，輸出數(shù)據信號與時鐘信號幅值均達到200 mV。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200006
中文引用格式： 周浩，張有濤. 基于InP HBT工藝的50 Gb/s 1:4量化降速電路[J].電子技術應用，2020，46(6)：45-50.
英文引用格式： Zhou Hao，Zhang Youtao. A 50 Gb/s 1:4 quantized speed reduction circuit based on InP HBT process[J]. Application of Electronic Technique，2020，46(6)：45-50.
A 50 Gb/s 1:4 quantized speed reduction circuit based on InP HBT process
Zhou Hao1，2，Zhang Youtao1，2，3
1.Nanjing Electronic Devices Institute，Nanjing 210016，China；2.Nanjing GuoBo Electronics Co.，Ltd.，Nanjing 210016，China； 3.Science and Technology on Monolithic Integrated Circuits and Modules Laboratory，Nanjing 210016，China
Abstract： Based on the 0.7 μm InP HBT process of Nanjing Electronic Device Research Institute, a 1:4 quantized speed-down chip with a data conversion rate of 50 Gb/s is designed. At the same time, the chip integrates a front-end high-speed and high-sensitivity comparator with a 1:4 demultiplexer, so it is possible to directly achieve reliable reception and speed-down processing of analog input signals with a bandwidth of 2～18 GHz. The sensitivity of the input signal reaches 1 mV at the maximum operating rate of the chip, the operating voltage is 3.3 V, and the chip consumes 1.5 W. The highest data conversion rate reaches 50 Gb/s, and the amplitude of the output data signal and the clock signal reach 200 mV.
Key words : high-speed circuits；comparator；demultiplexer；tree structure；InP hetero-junction bipolar transistor

0 引言

    對于高速通信系統(tǒng)，量化降速電路在信息傳輸鏈路中承擔將串行高速信號轉換為并行的多路低速信號的任務，是光纖通信系統(tǒng)中的關鍵電路。此外，在軍事應用方面，電子戰(zhàn)要求對2～18 GHz帶寬內的信號能夠快速完成全頻帶的偵查測頻，便于實現(xiàn)后期的欺騙干擾等操作。本文將前端高速高靈敏度比較器與1:4分接器(DEMUX)電路集中到單芯片中，從而能夠直接一次性實現(xiàn)2～18 GHz帶寬模擬輸入信號的接收、降速處理，避免早期的帶寬折疊混迭的問題，簡化系統(tǒng)實現(xiàn)方案，提高系統(tǒng)關鍵性能，從而可以作為電子對抗接收機系統(tǒng)的關鍵部件。

    由于InP材料具有高特征頻率，與其晶格匹配的InGaAs外延層的載流子溶度和電子遷移率非常高，非常適用于超過幾十吉赫茲的高頻領域，而相比于HEMT、MESFET等器件，HBT器件具有較高的線性和直流增益，噪聲小，開啟電壓可通過材料的本征特性和器件設計加以控制，可重復性好，容易匹配，使縱向器件單位有效面積可流過較高的電流，擊穿電壓更容易控制。因此InP HBT已經成為了微波毫米波領域中非常重要的高速固態(tài)器件，具有功率密度和增益高、相位噪聲低、線性度好、單電源工作、芯片面積小等特點的InP HBT器件已經逐步發(fā)展為MMIC領域中一個非常有競爭力的技術，目前已被廣泛應用于高速光通信系統(tǒng)，如光調制驅動電路、時鐘提取、數(shù)據恢復、MUX/DEMUX和光接收機電路。因此本設計中采用來自南京電子器件研究所的0.7 μm InP HBT工藝，該工藝的InP HBT器件發(fā)射極尺寸為0.7 μm×10 μm，截止頻率fT為320 GHz。

    近年來，隨著高速系統(tǒng)的飛速發(fā)展，高速分接器的研究取得了重大成果，性能也在逐步提高。從國外來看，在2002年，KANO H等人采用0.13 μm InP基HEMT工藝，設計出了50 Gb/s的1:4分接器，在5.2 V電源電壓下，功耗為4.7 W[1]；在2003年，SANO K等人采用 InP基HEMT工藝，設計出了50 Gb/s的1:4分接器，在3.3 V電源電壓下，功耗為1.42 W[2]；在2003年，KRISHNAMURTHY K等人采用1 μm InP HBT工藝，設計出了40 Gb/s的1:4分接器，在4.2 V電源電壓下，功耗為3.5 W[3]；在2003年，ISHII K等人采用1 μm InP HBT工藝，設計出了50 Gb/s的1:4分接器，在4.5 V電源電壓下，功耗為2.6 W[4]；在2003年，NIELSEN S等人采用1 μm InP HBT工藝，設計出了43.2 Gb/s的1:4分接器，在3.3 V電源電壓下，功耗為3.3 W[5]；在2004年，SUZUKI T等人采用0.13 μm InP HEMT工藝，設計出了50 Gb/s的1:4分接器，在1.5 V電源電壓下，功耗為490 mW[6]；在2005年，SANO K等人采用InP HBT工藝，設計出了80 Gb/s的1:4分接器，在4.5 V電源電壓下，功耗為3.25 W[7]；在2006年，HALLIN J等人采用0.4 μm InP HBT工藝，設計出了100 Gb/s的1:4分接器，在3.6 V電源電壓下，功耗為2.1 W[8]；在2007年，KARNFELT C等人采用0.4 μm InP HBT工藝，設計出了100 Gb/s的1:4分接器，在3.5 V電源電壓下，功耗為2.1 W[9]。相比之下，國內對于分接器的研究還遠遠落后，數(shù)據轉換速率還遠遠低于國外的水平，因此本文所要設計實現(xiàn)的基于0.7 μm InP HBT工藝的50 Gb/s 1:4分接器具有重要的戰(zhàn)略意義和巨大的應用價值。




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作者信息:

周  浩1，2，張有濤1，2，3

(1.南京電子器件研究所，江蘇 南京210016；2.南京國博電子有限公司，江蘇 南京210016；

3.微波毫米波單片集成和模塊電路重點實驗室，江蘇 南京210016)

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