從2020年二季度到今年第二季度期間，DRAM價格一直持續(xù)上漲，最高漲幅甚至超過了100%，在連續(xù)漲了近一年后，DRAM主流產品價格迎來回落。從8月開始，DRAM廠在價格談判上已顯弱勢，出現(xiàn)小幅度下滑。

　　據(jù)TrendForce集邦咨詢調查報告顯示，第三季生產旺季后，DRAM的供過于求比例于第四季開始升高。由于前幾季度需求的猛增，除了供應商庫存水位仍屬相對健康外，基本上各終端產品客戶手中的DRAM庫存已超過安全水位，服務商庫存水位已達8周以上，甚至有些客戶庫存超過10周，后續(xù)的備貨意愿大大削弱。除了部分Tier2廠商仍在補齊先前的采購缺口外，整體動能已漸趨緩。

　　2021年Q3-Q4各類DRAM產品價格漲幅預測（圖源：Trendforce）

　　TrendForce預測，第四季度DRAM均價將開始走跌，部分庫存量過高的產品單季跌幅不排除會超過5%，整體DRAM均價跌幅為3~8%。

　　價格和出貨量等信息反映著DRAM的市場走勢，而市場因素之外，從技術角度有觀點認為，DRAM技術似乎已經到達了瓶頸。

　　DRAM技術受阻

　　多年來，DRAM采用一個晶體管存儲cell的整體配置沒有改變。從DRAM誕生至55年后的今天，行業(yè)已經擁有3家1X節(jié)點的制造商，其存儲容量超過4Gb，他們仍在制造具有相同配置的存儲cell，包括一個晶體管和一個電容器。

　　從DRAM三巨頭工藝尺寸的發(fā)展歷程來看，三星、SK海力士、美光在2016-2017年進入1Xnm（16nm-19nm）階段，2018-2019年為1Ynm（14nm-16nm），2020年處于1Znm（12nm-14nm）時代。目前，10nm進入第四階段，三星已于2020年上半年完成首批1anm制程DRAM的出貨，2021年美光、SK海力士也開始量產第四代10nm級DRAM產品。后續(xù)，行業(yè)廠商將朝著1α、1β、1γ等技術新階段發(fā)展。

　　每個新的DRAM技術節(jié)點都能生產出比其前一代更小、更緊湊的芯片，使得每個晶片能夠集成更多的芯片，抵消了引入新技術所增加的制造成本。每一個新節(jié)點不僅會縮小cell尺寸，還會引入新材料或新架構布局。

　　從技術和性能角度來看，DRAM面臨的主要是帶寬和延遲方面的挑戰(zhàn)。帶寬是可以寫入內存或可以從中讀取的數(shù)據(jù)量，延遲是對內存的請求與其執(zhí)行之間的時間間隔。

　　由于受限于傳統(tǒng)計算機體系的馮-諾依曼架構，存儲器帶寬與計算需求之間的鴻溝（即“存儲墻”問題）日益突出。

　　2013年，隨著高帶寬內存（HBM）的推出，其中堆疊的DRAM芯片通過硅通孔（TSV）相互連接，改進了邏輯過程和內存之間的數(shù)據(jù)傳輸，使得帶寬得到了很大程度上的緩解。

　　與基本的DRAM相比，因為需要在封裝中堆疊裸片，HBM成本較為昂貴。到目前為止，HBM的應用場景僅限于一些高端的圖形和高端計算。同時，HBM堆棧的大小及其與處理器芯片所需的距離限制了可以連接到處理器的堆棧數(shù)量。

　　另一方面，其數(shù)據(jù)管腳的工作頻率仍然較高，存在功耗較大的缺點。比如HBM采用了x10um級微凸塊（Micro-Bump）堆疊DRAM，其數(shù)據(jù)IO數(shù)量有限且寄生電容和功耗較大，進而限制了帶寬的增加。

　　因此，HBM的出現(xiàn)也并沒有完全解決“內存墻”的問題。那么，DRAM的下一步會是什么？

　　單片3D DRAM

　　隨著DRAM擴展速度放緩，圖案化成本的增加以及可能達到的物理極限，使得在二維上進行縮放更具挑戰(zhàn)性。業(yè)界將需要尋找其他方法來繼續(xù)推動更多、更便宜的內存位，避開平面縮放限制的常見方法是向第三維架構發(fā)展。

　　美光技術開發(fā)高級副總裁Naga Chandrasekaran曾表示：“3D DRAM被視為一個概念，業(yè)界正在進行大量準備工作，包括開發(fā)設備、開發(fā)先進的 ALD、選擇性沉積、選擇性蝕刻等等，都在進行中。”

　　單片堆疊需要跟HBM完全不同的方法，單片堆疊芯片是一種自然延伸，只需少量額外步驟，但仍舊困難重重。

　　Arm研究團隊的研究員兼技術總監(jiān)Rob Aitken表示：“對于堆疊的物體，關鍵是構建一個好的電容器，同時最大限度地減少對相鄰位單元的干擾。最大的電氣挑戰(zhàn)可能是為堆疊位線留出余量，或者設計一種不需要的堆疊解決方案。”

　　另一個困難是堆疊層將出現(xiàn)在生產線后端 （BEOL），而生產線的后端需要在低溫下處理，這具有較大挑戰(zhàn)性。但最大的挑戰(zhàn)在于，由于電流電容太深，堆疊多層是不切實際的，這意味著需要一個新的位單元進行堆疊，但無電容器位單元同樣很難構建。

　　對此，業(yè)界提出一種新方法——將電容器翻轉過來水平放置。從面積的角度來看，位單元非常小，給電容器帶來了很多垂直空間，但這也大大增加了單元的占地面積。

　　對此，Monolithic3D公司發(fā)言人Jin-Woo Han表示：“為了補償水平電容器的面積消耗，必須堆疊大量層數(shù)。同時，研究人員還在研究更高的介電常數(shù)，以減少存儲電容器的長度。”

　　左邊是單元格的標準布局，右邊顯示它翻轉到一邊。電容器現(xiàn)在是水平的，因此需要足夠的層來抵消橫向面積的增加。（圖源：Monolithic3D）

　　除了上述難點之外，3D DRAM還存在另外兩個主要挑戰(zhàn)——經濟和慣性。

　　從經濟的角度來看，堆疊需要密度的大幅度提升，根據(jù)Chandrasekaran的說法，可能需要堆疊到200到300層才能實現(xiàn)經濟成本的提升；慣性障礙不容易量化。與任何預示著消亡的主流技術一樣，傳統(tǒng)方法的玩家往往有很多討巧的方式，可以從當前的cell中找到更多可維持傳統(tǒng)技術壽命的方法。正如幾十年來一直預測CMOS的末日一樣，DRAM的末日言論也已經存在了多年，而且正在不斷被提及。

　　對于3D DRAM的未來發(fā)展方向，雖然業(yè)內有很多想法，但對整體3D的研究仍處于早期階段，就目前而言，采用經典DRAM 的HBM類型堆疊方法是最好的?；蛟S在未來的某個時候，這可能會改變。但任何新的位單元至少需要10年的時間才能站穩(wěn)腳跟，我們還需要數(shù)年時間才能知道這個故事的結局。

　　晶圓減薄工藝&混合鍵合技術

　　另一邊，2021年電子元件和技術會議（ECTC）的會議上，由Micron Memory Japan和其他幾個研究組織共同撰寫的一篇標題為“Ultra-thinning of 20 nm Node DRAMS down to 3 ?m for Wafer-on-Wafer （WOW） applications”（“將20納米節(jié)點DRAMS基于超薄至3微米晶圓上的 （WOW） 應用”）的論文中，描述了如何使用研磨和化學機械拋光（CMP）兩種不同的方法來減薄晶圓，并比較減薄前后DRAM的保留時間。

　　自從引入HBM以來，晶圓厚度已經從幾百微米銳減到40?m左右，但達到3?m是非常了不起的。晶圓減薄工藝和混合鍵合技術的結合為DRAM開辟了新的可能性。

　　晶圓減薄工藝

　　晶圓減薄工藝的作用是對已完成功能的晶圓（主要是硅晶片）的背面基體材料進行磨削，去掉一定厚度的材料。有利于后續(xù)封裝工藝的要求以及芯片的物理強度，散熱性和尺寸要求。

　　晶圓減薄后對芯片有多種優(yōu)點：

　　1.散熱效率顯著提高，隨著芯片結構越來越復雜，集成度越來越高，晶體管數(shù)量急劇增加，散熱已逐漸稱為影響芯片性能和壽命的關鍵因素。薄的芯片更有利于熱量從襯底導出；

　　2.減小芯片封裝體積。微電子產品日益向輕薄短小的方向發(fā)展，厚度的減小也相應地減小了芯片體積；

　　3.減少芯片內部應力。芯片厚度越厚芯片工作過程中由于熱量的產生，使得芯片背面產生內應力。芯片熱量升高，基體層之間的熱差異性加劇，加大了芯片內應力，較大的內應力使芯片產生破裂；

　　4.提高電氣性能。晶圓厚度越薄背面鍍金使地平面越近，器件高頻性能越好；

　　5.提高劃片加工成品率。減薄硅片可以減輕封裝劃片時的加工量，避免劃片中產生崩邊、崩角等缺陷，降低芯片破損概率等。

　　實際上該工藝并非什么新鮮技術，半導體制造商們用晶圓減薄方法制造IGBT已有十幾年的時間了。得益于晶圓減薄工藝與創(chuàng)新的封裝，IGBT和MOSFET等功率器件在不斷進步。

　　薄晶圓的生產和混合鍵合將大大降低TSV阻抗，它還會增加數(shù)據(jù)帶寬，降低熱阻，最終增加互連密度。如果使用這種技術，將不會看到HBM結構中芯片之間的導電凸塊，并且存儲器芯片的厚度將薄十倍，這將導致堆疊高度的整體降低。

　　傳統(tǒng)上，為改進設計，業(yè)界開發(fā)了片上系統(tǒng)（SoC），可以縮小每個具有不同功能的節(jié)點，然后在將它們封裝到同一裸片上，但是隨著單個節(jié)點正變得越來越復雜和昂貴，更多的人轉向尋找新的替代方案。在傳統(tǒng)的先進封裝中組裝復雜的芯片可以擴展節(jié)點，使用混合鍵合的先進封裝則是另一種選擇。

　　在混合鍵合中，兩個晶圓的金屬鍵合焊盤以及與它們相鄰的介電材料也被直接連接。用于堆疊芯片的標準凸塊和支柱在芯片之間留下30?m的間隙，從而使整體封裝厚度減少了數(shù)百微米，這對于智能手機和可穿戴設備等設備至關重要。

　　混合鍵合已經在CMOS圖像傳感器中取代了硅通孔（TSV）互聯(lián)，在該應用中達到了占位面積、TSV成本縮減以及混合鍵合工藝成本之間的盈虧平衡點。它現(xiàn)在被三星、蘋果和華為廣泛用于高端智能手機的CIS。但截至今天，它還尚未在堆疊式DRAM產品中實施。與現(xiàn)有的堆疊和鍵合方法相比，混合鍵合可以提供更高的帶寬和更低的功耗，但該技術也更難實現(xiàn)。

　　混合鍵合技術對分離過程中可能出現(xiàn)的芯片邊緣缺陷很敏感，這導致在晶圓切割過程后需要進行新的檢查，DRAM制造商要求在后端封裝領域進行亞微米缺陷檢測，這在原來是前所未有的。賽博光學研發(fā)副總裁Tim Skunes強調：“缺陷控制至關重要，考慮到這些工藝使用已知的昂貴優(yōu)良裸片，失敗成本很高。在組件之間，有一些突起形成垂直的電氣連接，控制凸塊高度和共面性對于確保堆疊組件之間的可靠性至關重要?！?/p>

　　目前混合鍵合技術正在發(fā)展，GlobalFoundry、英特爾、三星、臺積電、聯(lián)電以及Imec和Leti等廠商都在致力于銅混合鍵合封裝技術的研發(fā)。其中，臺積電正在研究一種叫做集成芯片系統(tǒng)（SoIC）的技術。使用混合鍵合技術，臺積電的SoIC技術可以實現(xiàn)低于微米的鍵合間距。

　　臺積電研究員MF Chen在最近的一篇論文中說，與當今HBM相比，“繼承了SoIC的DRAM存儲器立方體可以提供更高的存儲器密度、帶寬和功率效率?！?/p>

　　與上述業(yè)界討論的單片3D DRAM等全新配置相比，晶圓減薄與混合鍵合的這種組合將更容易延長DRAM設備的壽命。不過客戶需要權衡其選擇并深挖其中的細節(jié)，也并不是一件容易的事情。

　　DRAM遠未走到生命盡頭，還有很長的路要走，它需要的是進一步縮小尺寸并降低成本?？赡茉谖磥恚鈬娐芬矊幢壤s小甚至從DRAM芯片中取出制成獨立芯片，然后使用超薄工藝和混合鍵合技術安裝在DRAM上。先進光刻和圖案化的結合將外圍電路分解為單個小芯片進行配置，晶圓減薄工藝和混合鍵合技術的可用性或將使DRAM設備重新煥發(fā)活力。

　　寫在最后

　　有觀點認為，隨著新內存為整個系統(tǒng)內存架構創(chuàng)造的新選擇，DRAM在系統(tǒng)中的角色可能將發(fā)生變化，甚至被其他新技術取代。

　　但從目前來看，有很多的非易失性存儲器，讀取速度或多或少與DRAM一樣快，但寫入速度較慢。

　　就像Rambus Labs高級副總裁Gary Bronner說的那樣：“DRAM的未來是什么？DRAM的未來就是DRAM，盡管它在可靠性方面表現(xiàn)不算太好，并且還將面臨刷新時間的挑戰(zhàn)。但就像當今計算機系統(tǒng)的許多其他部分所遇到的問題一樣，將在系統(tǒng)級別解決這個問題。目前還沒有一種新方法可以真正取代DRAM?！?/p>