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To maintain and strengthen TSMC’s technology leadership， the Company plans to continue investing heavily in R＆D． For advanced CMOS logic， the Company’s 3nm and 2nm CMOS nodes continue to progress in the pipeline． In addition， the Company’s reinforced exploratory R＆D work is focused on beyond－2nm node and on areas such as 3D transistors， new memory and low－R interconnect， which are on track to establish a solid foundation to feed into technology platforms．

以上一段是摘自臺(tái)積電官網(wǎng)的未來研發(fā)計(jì)劃，從這段描述中可以看出，臺(tái)積電劍指2nm，甚至更先進(jìn)的工藝。在逼近物理極限的情況下，新工藝研發(fā)的難度以及人力和資金的投入，也是呈指數(shù)級(jí)攀升。在如此艱難的背景下，臺(tái)積電的底氣何在？我認(rèn)為有如下三點(diǎn)：

當(dāng)前的先進(jìn)工藝節(jié)點(diǎn)只是商業(yè)代號(hào)，而非Gate Length或Half－Pitch

如果有人問芯片工藝的中的7nm、5nm指什么？那么我相信很多人都能給出答案－－晶體管導(dǎo)電溝道的長(zhǎng)度或者柵極寬度，并且很多人也知道，當(dāng)前的7nm、5nm只是等效工藝節(jié)點(diǎn)，而非真正的溝長(zhǎng)或者柵寬。

如果進(jìn)一步問一下這個(gè)問題，當(dāng)前5nm工藝真正的導(dǎo)電溝長(zhǎng)或者柵寬是多少呢？恐怕很多人回答不出來了。不賣關(guān)子了，IEEE給出的半導(dǎo)體工藝road map數(shù)據(jù)是比較可信的，從下圖中我們可以看到不同時(shí)間對(duì)應(yīng)的工藝節(jié)點(diǎn)，而這表里對(duì)當(dāng)前工藝節(jié)點(diǎn)的英文描述則非常有意思，它沒有用“technology nodes”而是用Logic industry ＂Node Range＂ Labeling。

一個(gè)Labeling可以說準(zhǔn)確的表達(dá)了工藝命名的現(xiàn)狀。

所以從上表中，我們可以看到，5nm工藝節(jié)點(diǎn)的Gate Lenght為18nm、3nm為16nm、2．1nm為14nm、1．5nm／1．0nm／0．7nm則均為12nm。在十幾納米的尺度短溝道效應(yīng)可以用多種手段來克服，而量子隧穿效應(yīng)并不明顯，所以說，臺(tái)積電說自己在2030年將擁有1nm Labeling的芯片，我也完全相信。

事實(shí)上，從集成電路發(fā)明以來，工藝節(jié)點(diǎn)的定義也在不斷發(fā)生變化，從最初的Gate Length到現(xiàn)在，幾乎拋棄了各種真實(shí)參數(shù)Gate Length／Half Pitch／Fin Pitch等。雖然當(dāng)前的工藝命名背離了真實(shí)的工藝，但對(duì)于臺(tái)積電、三星等商業(yè)公司來說，顯然從工藝命名上獲得了巨大的商業(yè)上的利益和成功。

此為底氣一。

雄厚的資金及資源加持

半導(dǎo)體產(chǎn)業(yè)鏈各個(gè)環(huán)節(jié)是非常緊密的，而現(xiàn)階段全球的半導(dǎo)體巨頭也組成了一個(gè)巨大的利益共同體。

臺(tái)積電擁有最先進(jìn)的EUV光刻機(jī)

工欲善其事必先利其器，光刻機(jī)作為半導(dǎo)體制造中最重要的設(shè)備，擁有與否則決定了一家Fab的工藝上限。

一臺(tái)最先進(jìn)的EUV光刻機(jī)價(jià)值近10億，而研發(fā)EUV光刻機(jī)的投入更是天文數(shù)字。除了ASML，制造光刻機(jī)還有兩家公司－－尼康和佳能，但這兩家都因?yàn)橥度胩叨艞壯邪l(fā)。

EUV光線的能量、破壞性極高，制程的所有零件、材料，樣樣挑戰(zhàn)人類工藝的極限。例如，因?yàn)榭諝夥肿訒?huì)干擾EUV光線，生產(chǎn)過程得在真空環(huán)境。而且，機(jī)械的動(dòng)作得精確到誤差僅以皮秒（兆分之一秒）計(jì)?！溉绻覀兘徊怀鯡UV的話，摩爾定律就會(huì)從此停止，」ASML總裁暨執(zhí)行長(zhǎng)溫彼得（Peter Wennink）說。因此，五年前，才會(huì)出現(xiàn)讓ASML聲名大噪的驚天交易－－英特爾、臺(tái)積電、三星等彼此競(jìng)爭(zhēng)的三大巨頭，竟聯(lián)袂投資ASML41億、8．38億、5．03億歐元。

反過來，臺(tái)積電也從ASML可以訂購(gòu)到EUV光刻機(jī)，進(jìn)行新工藝的研發(fā)和產(chǎn)能的擴(kuò)充。

臺(tái)積電擁有最有錢的客戶

但說到TSMC每一代最先的工藝，總少不了一位特殊的客戶，那就是蘋果。

5nm，3nm甚至是2nm技術(shù)都是由蘋果和臺(tái)積電在共同研發(fā)，因此蘋果在臺(tái)積電先進(jìn)工藝的產(chǎn)能擁有牢不可破的地位，將會(huì)獨(dú)占業(yè)界最先進(jìn)的工藝一段時(shí)間，吃盡制程紅利。同時(shí)蘋果也是臺(tái)積電最大的客戶，去年為臺(tái)積電貢獻(xiàn)了782．8 億人民幣的營(yíng)收。

此為底氣二。

2025年？三星也可以！

在今年10月份的三星代工論壇2021大會(huì)上，三星披露了最新的工藝進(jìn)展和路線圖。三星代工市場(chǎng)策略高級(jí)副總裁MoonSoo Kang透露，2GAP工藝會(huì)在2025年量產(chǎn)。隨著FinFet晶體管結(jié)構(gòu)潛力被挖掘殆盡，未來3nm和2nm將采用GAA晶體管以及2．5D／3D堆疊技術(shù)，以實(shí)現(xiàn)更好的溝道控制的同時(shí)降低功耗。

新技術(shù)則為三星臺(tái)積電的底氣三。

為什么要追求先進(jìn)工藝？

制程工藝的提升，可以帶來更高的晶體管密度、更強(qiáng)的性能以及更低的功耗。

我們?cè)倩貧w到工藝制程的原始定義，即芯片7nm，5nm工藝中的7nm，指的是晶體管導(dǎo)電溝道的長(zhǎng)度，通常也認(rèn)為是晶體管的柵極寬度。

那么這個(gè)Gate的寬窄為什么會(huì)影響性能和功耗呢？先說性能，性能好意味著在一定的時(shí)間干更多的事，在處理器里就是更多的運(yùn)算，我們可以當(dāng)半導(dǎo)體晶體管每次0／1變化就算一次運(yùn)算，那么那個(gè)紅色Gate越寬，兩個(gè)綠色電極就越遠(yuǎn)，導(dǎo)致他們直接連通一次的時(shí)間就會(huì)越長(zhǎng)。這就好比一個(gè)人在10分鐘里做25m往返跑的次數(shù)肯定比50m往返跑的次數(shù)多一樣。所以Gate越小，晶體管一次狀態(tài)變化的所需時(shí)間就會(huì)越短，單位時(shí)間的工作次數(shù)就會(huì)越多，一堆晶體管單位時(shí)間可做的運(yùn)算自然就更多，所以性能更好。

再說說功耗。Gate是通過加電壓幫助兩個(gè)綠色電極通電的，而Gate越寬，就需要更高的電壓才能導(dǎo)通兩極，Gate越窄，導(dǎo)通就更容易，所需的電壓也就越低。

而做芯片則是性能，功耗，面積和成本的平衡藝術(shù)。如果制程工藝的提升能讓芯片在這幾方面都更進(jìn)一步，那么在工藝上投入大量的研發(fā)資則是可以理解的。

所以綜合以上幾個(gè)原因，臺(tái)積電作為半導(dǎo)體制造環(huán)節(jié)的巨頭，2025年量產(chǎn)2nm是有底氣的。在摩爾定律放緩的今天，More Moore、More than Moore、Beyond CMOS等新概念層出不窮，為摩爾定律續(xù)命。在未來十年，半導(dǎo)體工藝制程依然有相當(dāng)大的提升空間，所以關(guān)于半導(dǎo)體是夕陽產(chǎn)業(yè)的論調(diào)可以休矣！