《電子技術(shù)應(yīng)用》
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歐洲自研處理器第一階段完成:雙架構(gòu)、29個(gè)RISC-V核心

2021-12-26
來(lái)源:芯智訊
關(guān)鍵詞: 處理器 雙架構(gòu) RISC-V

12月24日消息,在高性能計(jì)算領(lǐng)域,中美都在沖擊百億億次超級(jí)計(jì)算,歐洲也不甘落后,發(fā)起了自己的EPI(European Processor Initiative)自研處理器項(xiàng)目,集合了10個(gè)國(guó)家的28個(gè)合作伙伴,涵蓋科研機(jī)構(gòu)、超算中心、行業(yè)巨頭、創(chuàng)新企業(yè)等。

現(xiàn)在,EPI項(xiàng)目的第一階段(2018-2021)已經(jīng)順利完成,而按照規(guī)劃會(huì)一直持續(xù)到2033年。

EPI項(xiàng)目第一階段包括通用處理器(GPP)、加速器(EPAC)、汽車三個(gè)方向,其中第一代通用處理器代號(hào)“Rhea”(希臘神話第二代天后瑞亞、大地女神蓋亞與天空之神烏拉諾斯之女)。

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對(duì)于這顆處理器的技術(shù)細(xì)節(jié),官方披露并不多,目前只知道是ARM、RISC-V雙重混合架構(gòu),前者基于ARM Neoverse V1架構(gòu),支持高效、可擴(kuò)展、可定制的高性能計(jì)算應(yīng)用,后者則有29個(gè)核心。

內(nèi)存支持高帶寬的HBM2E,安全方面有獨(dú)立開(kāi)發(fā)的安全管理系統(tǒng)(SMS)、Crypto Tile加密模塊、相關(guān)算法。

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根據(jù)此前曝料,Rhea處理器采用臺(tái)積電7nm工藝,支持6-8通道DDR5、4路HBM2E,其中DDR5支持來(lái)自ARM架構(gòu),HBM2E支持來(lái)自RISC-V架構(gòu)。

EPAC加速器也是RISC-V架構(gòu)的,用來(lái)輔助通用處理器。

歐洲計(jì)劃在2023年發(fā)布基于Rhea處理器的歐洲第一臺(tái)百億億次超級(jí)計(jì)算機(jī)。




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