新一代的高效能系統(tǒng)正面臨資料傳輸?shù)念l寬限制，也就是記憶體撞墻的問題，運(yùn)用電子設(shè)計自動化與3D制程技術(shù)，IMEC證實(shí)3D SoC設(shè)計能大幅提升性能并降低功耗，成為備受矚目的異質(zhì)整合解決方案。
展望高效能應(yīng)用加速開發(fā)3D SoC設(shè)計
資料密集的高效能系統(tǒng)用于先進(jìn)運(yùn)算、伺服器或深度學(xué)習(xí)應(yīng)用，然而，現(xiàn)在卻面臨著所謂的「記憶體撞墻（memory wall）」問題，而且這項(xiàng)挑戰(zhàn)日益嚴(yán)峻，資料存取速度難以突破瓶頸。為了推倒這面高墻，3D系統(tǒng)單芯片（SoC）整合技術(shù)備受矚目。利用這套異質(zhì)整合方法，芯片系統(tǒng)能自動分割為多個獨(dú)立芯片，并實(shí)現(xiàn)這些芯片的3D同步設(shè)計與互連（interconnect）。
在2021年IEEE國際電子元件會議（IEDM）上，IMEC的研究團(tuán)隊發(fā)表了兩篇3D SoC與晶背互連技術(shù)的論文，其中一篇列舉了3D SoC這項(xiàng)設(shè)計概念的技術(shù)優(yōu)勢，目標(biāo)要實(shí)現(xiàn)多芯片的異質(zhì)系統(tǒng)整合，超越時下炙手可熱的小芯片（chiplet）設(shè)計。
IMEC資深研究員，同時也是3D系統(tǒng)整合研究計劃的研發(fā)副主任Eric Beyne表示：「小芯片概念涉及了多個小芯片的獨(dú)立設(shè)計與制造，著名的例子就是高頻寬記憶體（HBM），它把多個DRAM芯片堆疊起來，接著透過介面匯流排，把堆疊連接到處理器芯片，因此在應(yīng)用上必須容忍一定的延遲時間。有鑒于此，小芯片設(shè)計永遠(yuǎn)無法在邏輯單元與一級和二級快取記憶體之間實(shí)現(xiàn)快速存取。」
3D SoC整合技術(shù)采用直接連接且距離更短的互連導(dǎo)線來進(jìn)行記憶體與邏輯單元的分割，最終能顯著改善傳輸性能。在論文中，IMEC團(tuán)隊展示了一項(xiàng)經(jīng)過優(yōu)化的3D SoC設(shè)計，將記憶體巨集（memory macro）置于最上層芯片，其余邏輯單元則在底層，其運(yùn)作頻率與2D設(shè)計相比，提高了40%。
圖一： IMEC于2021 IEDM展示的未來高效能系統(tǒng)抽象視圖：高效能芯片與3D SoC記憶體堆疊布建于主動式中介層上方，并將中介層作為閘道，以2.5D的方式連接到局部HBM和光學(xué)收發(fā)器模組。
為了實(shí)現(xiàn)全功能化的3D SoC，關(guān)鍵的技術(shù)挑戰(zhàn)也納入了討論。IMEC主任研究員，也是布魯塞爾自由大學(xué)教授的Dragomir Milojevic指出：「從設(shè)計面來看，在進(jìn)行邏輯單元和記憶體的分割時，都要采取3D SoC協(xié)同設(shè)計的策略。這就會用到專屬的電子設(shè)計自動化（EDA）工具，才能同時顧及兩方的設(shè)計，并在布局與布線時，利用自動化工具完成系統(tǒng)分割與3D關(guān)鍵路徑優(yōu)化。透過與益華電腦（Cadence）合作，我們已經(jīng)取得這些先進(jìn)工具。」
他接著分享，在技術(shù)層面，晶圓對晶圓的異質(zhì)接合解決方案將會持續(xù)發(fā)展，進(jìn)一步提升芯片之間的互連導(dǎo)線密度，這對一級和二級快取分割來說是必要技術(shù)。
圖二： IMEC于2021 IEDM展示間距為700nm的晶圓對晶圓異質(zhì)接合技術(shù)。
下一步計劃：開發(fā)晶背
高效能3D SoC的系統(tǒng)分割可能會將部分或全部的記憶體巨集布建在最上層芯片，邏輯單元則置于最下層。在技術(shù)上要做到這點(diǎn)，可以將放置邏輯單元的晶圓主動側(cè)正面，以低溫晶圓對晶圓的接合技術(shù)，鏈結(jié)到記憶體所在的晶圓主動側(cè)正面。在這種配置下，原本的兩面晶背會變成3D SoC系統(tǒng)的外側(cè)。
Eric Beyne點(diǎn)明：「現(xiàn)在我們可以考慮利用這些『空出來的』晶背，用于訊號繞線，或是直接供電給邏輯單元晶圓上的電晶體。傳統(tǒng)制程通常把繞線和電源供應(yīng)設(shè)計在晶圓正面，所以在處理復(fù)雜互連導(dǎo)線的后段制程中，必須努力爭取空間，而晶背在這類設(shè)計中僅僅作為封裝用的芯片載體?！?/p>
他進(jìn)一步說明，2019年Arm的模擬結(jié)果首次證明在CPU設(shè)計中導(dǎo)入晶背電源供應(yīng)網(wǎng)路（power delivery network；PDN）所帶來的正面效益。該CPU設(shè)計采用IMEC開發(fā)的3nm制程，位于薄型化晶背的互連導(dǎo)線連接到晶圓正面的3nm電晶體，兩者透過落在埋入式電源軌（buried power rail；BPR）結(jié)構(gòu)上的矽穿孔（through silicon via；TSV）相連。根據(jù)模擬結(jié)果，晶背PDN的傳輸效率比傳統(tǒng)的正面PDN還高出7倍。
因此，可以預(yù)期在記憶體與邏輯單元堆疊（memory-on-logic）的3D SoC應(yīng)用上，運(yùn)用晶背PDN來供電給位于底層且功耗較大的核心邏輯電路，將能額外加強(qiáng)性能。甚至還能設(shè)計替代的3D SoC系統(tǒng)分割方案，把像是一級快取SRAM等的部分記憶體芯片置于底部，從晶背實(shí)現(xiàn)電源供應(yīng)。
晶背PDN除了擴(kuò)展3D SoC設(shè)計的潛能，還曾被提議可用于積層型單芯片邏輯與SRAM的SoC應(yīng)用，協(xié)助達(dá)成元件與芯片的進(jìn)一步微縮。IMEC3D系統(tǒng)整合研究計劃負(fù)責(zé)人Geert Van der Plas說道：「研究結(jié)果顯示，將電源供應(yīng)網(wǎng)路轉(zhuǎn)移到晶圓背面是個有趣的解決方案，不僅能用來面對后段制程的布線壅塞挑戰(zhàn)，還能減低壓降?！?/p>
「3D SoC方案的主要差別是將一片虛擬晶圓接合到目標(biāo)晶圓，以利進(jìn)行晶背研磨和金屬化。」他進(jìn)一步解釋。IMEC的合作伙伴近期就宣布在其中一款先進(jìn)制程芯片中采用這種晶背PDN設(shè)計。
晶背互連技術(shù)讓性能再升級
晶背PDN的技術(shù)優(yōu)勢已在特定設(shè)計中獲得驗(yàn)證，而善用晶背的其它效益還可望在全域訊號繞線的應(yīng)用上浮現(xiàn)。IMEC已聯(lián)手益華電腦，針對在晶背進(jìn)行部分繞線的SRAM巨集與邏輯電路設(shè)計，首次進(jìn)行評估與優(yōu)化。SRAM巨集不僅與記憶體單元陣列有關(guān)，還包含位址解碼器、控制單元等與處理器設(shè)計相關(guān)的周邊電路。
圖三： IMEC于2021 IEDM展示傳統(tǒng)制程的晶圓正面后段制程、背面PDN和訊號布線。其中，晶背利用納米矽穿孔（nano-TSV；nTSV）將導(dǎo)線向外連接，包含連至BPR的PDN布線，以及連至晶圓正面導(dǎo)線的訊號布線。
SRAM巨集和邏輯單元的訊號繞線最多需要3層晶背金屬層，而納米矽穿孔負(fù)責(zé)將晶背導(dǎo)線連接至晶圓正面。SRAM巨集的設(shè)計導(dǎo)入了2nm納米片電晶體，而且只有用于周邊電路的全域繞線會與晶背導(dǎo)線相連。邏輯單元則運(yùn)用環(huán)形振蕩結(jié)構(gòu)來評估利用晶背進(jìn)行訊號繞線所帶來的影響，邏輯標(biāo)準(zhǔn)單元也采用2nm制程的叉型片。實(shí)體布局方面，IMEC選用了同樣以2nm叉型片制程設(shè)計套件（PDK）制成的64位元Arm CPU，以確保環(huán)形振蕩器的模擬結(jié)果能夠發(fā)揮作用。
Geert Van der Plas解釋：「根據(jù)研究，與正面布線相較，晶背布線在改善長距離訊號繞線的延遲和功耗上，出乎意料地表現(xiàn)突出。我們成功展示了SRAM巨集的性能最高能提升44%，功耗最多降低30%，邏輯單元的傳輸則能加速至2.5倍，功耗效率增加60%?！?/p>
圖四： SRAM巨集在不同列行設(shè)計下的全域布線讀取延遲時間：（a）晶圓正面（b）背面（c）從正面至背面的延遲差距。巨集大小涵蓋128*128*16=256kbit~512*512*16=4Mbit。
為了評估這些電路的性能與功耗，IMEC進(jìn)行了多項(xiàng)實(shí)驗(yàn)并建立模型。Dragomir Milojevic指出：「實(shí)驗(yàn)涉及了納米矽穿孔制程在電容與電阻方面的優(yōu)化，以確保晶圓正面與背面的導(dǎo)線之間能夠維持良好的電氣連接。這些參數(shù)也被饋入模型以進(jìn)行模擬。最后我們采用設(shè)計—技術(shù)偕同最佳化（design-technology co-optimization）策略驅(qū)動的布線優(yōu)化技術(shù)，可望在未來持續(xù)精進(jìn)?！钩晒@示，透過降低晶背導(dǎo)線的電容，性能可再提升20%。
結(jié)語
這套異質(zhì)3D SoC方案透過改良系統(tǒng)架構(gòu)設(shè)計與3D整合技術(shù)來實(shí)現(xiàn)，經(jīng)證實(shí)，是可以有效提升系統(tǒng)性能的可行方法。利用底層晶背進(jìn)行電源傳輸或訊號繞線，還能達(dá)到其它效能提升。IMEC首度展示了在SRAM巨集與邏輯電路導(dǎo)入晶背互連技術(shù)的正面效果。這些晶背導(dǎo)線還能為高效能3D SoC與積層型單芯片SoC實(shí)現(xiàn)性能升級。
