業(yè)界普遍預(yù)測(cè)未來(lái)的計(jì)算架構(gòu)將從以處理器為中心逐漸轉(zhuǎn)變成以數(shù)據(jù)為中心，內(nèi)存速度和計(jì)算不再是能效瓶頸，數(shù)據(jù)移動(dòng)的速度正在逐漸成為新的能效瓶頸，本篇文章將詳細(xì)介紹后摩爾時(shí)代如何通過(guò)技術(shù)提升來(lái)解決瓶頸，實(shí)現(xiàn)數(shù)據(jù)的高效傳輸！

　　從計(jì)算為中心到數(shù)據(jù)為中心，急需突破三堵“墻”

　　算力墻的突破：傳統(tǒng)處理器架構(gòu)很難突破算力墻，我們需要在處理器架構(gòu)創(chuàng)新的同時(shí)，通過(guò)各種DSA異構(gòu)計(jì)算，加上現(xiàn)在普遍看好的Chiplet（芯粒）和先進(jìn)封裝等技術(shù)來(lái)突破算力墻。

　　? 處理器架構(gòu)創(chuàng)新，多核，并行，片內(nèi)異構(gòu)…

　　? 各種DSA

　　? Chiplet+先進(jìn)封裝

　　內(nèi)存墻的突破：目前在內(nèi)存本身往更高密度和更高帶寬的形態(tài)發(fā)展外，可以采用串行內(nèi)存接口擴(kuò)展內(nèi)存，并且基于此做到內(nèi)存池化，以及利用逐漸成熟的新內(nèi)存介質(zhì)來(lái)提升內(nèi)存性能，這些相輔相成，來(lái)突破內(nèi)存墻。

　　? 更高密度和更高帶寬的內(nèi)存

　　? 串行內(nèi)存接口與內(nèi)存池化

　　?  新介質(zhì)內(nèi)存

　　?  近存計(jì)算

　　IO 墻的突破：利用更高速的IO接口，更高效的傳輸協(xié)議以及更低的傳輸延時(shí)來(lái)突破IO墻。

　　? 更高速的IO接口

　　? 更高效的數(shù)據(jù)傳輸協(xié)議，更低的時(shí)延

　　? 在網(wǎng)計(jì)算

　　算力墻：Chiplet與D2D互聯(lián)-后摩爾時(shí)代的芯片集成趨勢(shì)

　　由于傳統(tǒng)處理器架構(gòu)對(duì)算力的限制，近年來(lái)采用先進(jìn)封裝和D2D互聯(lián)的Chiplet方案流行，一方面，通過(guò)高速低延遲的D2D接口可以對(duì)所連接的SOC進(jìn)行擴(kuò)展/分割，另一方面，D2D可以靈活有效地實(shí)現(xiàn)IO口的聚合和分離，針對(duì)不同應(yīng)用實(shí)現(xiàn)性能最優(yōu)解。所以，可以預(yù)見(jiàn)，采用高速，低延遲，高性能的先進(jìn)封裝D2D互聯(lián)chiplet方案正在成為后摩爾時(shí)代芯片集成趨勢(shì)。

　　內(nèi)存墻：DDR5&HBM帶來(lái)高帶寬、高容量，將有更廣泛的應(yīng)用空間

　　高性能計(jì)算，人工智能，以及高性能圖形領(lǐng)域，對(duì)內(nèi)存的帶寬有巨大的要求，因此高帶寬內(nèi)存 DDR5/HBM在這個(gè)領(lǐng)域變得重要起來(lái)。目前在數(shù)據(jù)中心和服務(wù)器上，DDR4顯得有些吃力，急需更高帶寬更大容量的產(chǎn)品，DDR5應(yīng)運(yùn)而生，相比較DDR4，DDR5速率和帶寬均翻倍，在功耗性能上相比于DDR4也做了大量?jī)?yōu)化。隨著Intel和AMD宣布在2022年發(fā)布的下一代處理器上支持DDR5，可以預(yù)見(jiàn)，服務(wù)器，數(shù)據(jù)中心，和高性能計(jì)算等將在2023年大量采用DDR5以滿足其對(duì)內(nèi)存帶寬和容量的需求。

　　另一種高帶寬內(nèi)存HBM是用空間換時(shí)間，通過(guò)堆疊，高互聯(lián)密度，利用較低的頻率來(lái)獲得最大帶寬。其最大IO速度可以到達(dá)8.4Gbps，最新一代HBM3帶寬已經(jīng)達(dá)到驚人的1TB/s。目前除了在一開(kāi)始的GPU和后來(lái)的AI領(lǐng)域被應(yīng)用外，HBM在CPU領(lǐng)域也逐漸被采用，未來(lái)HBM的應(yīng)用前景將更為廣闊。

　　IO墻：基于PCIE的CXL帶來(lái)異構(gòu)計(jì)算效率變革

　　說(shuō)到計(jì)算節(jié)點(diǎn)內(nèi)數(shù)據(jù)傳輸接口，就不得不提PCIe，自從PCI-SIG組織在2003年推出了PCI-Express之后，計(jì)算機(jī)內(nèi)部高速總線迎來(lái)了串行時(shí)代，當(dāng)計(jì)算需求越來(lái)越高時(shí)，以太網(wǎng)開(kāi)始回到摩爾定律的2年帶寬改進(jìn)周期，但是PCIe卻沒(méi)有跟上，成為瓶頸。PCIe 4.0 雖然姍姍來(lái)遲，但也滿足了燃眉之急，使得GPU，F(xiàn)PGA等加速器和host之間的交互瓶頸得到緩解。近年來(lái)PCIe演進(jìn)正在加速，以滿足對(duì)日益增長(zhǎng)的帶寬需求。目前PCIe 5.0也已經(jīng)商用，未來(lái)PCIe 6.0的協(xié)議也已經(jīng)基本完成，單個(gè)PCIe 6.0 x16就可以支持800G以太網(wǎng)絡(luò)。

　　由于PCIe本身有很多問(wèn)題，限制了目前計(jì)算架構(gòu)的突破（例如樹(shù)形結(jié)構(gòu)，不支持一致性等），因此業(yè)界曾經(jīng)產(chǎn)生了不少新的協(xié)議，例如開(kāi)始由Xilinx主推后來(lái)由Arm商用的CCIX， IBM自己搞的OpenCAPI, AMD的Infinity Fabric以及NVidia的NVLink，以及多年前提出來(lái)的Gen-Z協(xié)議，到現(xiàn)在Intel最新的CXL。

　　目前看起來(lái)由于Intel在服務(wù)器市場(chǎng)強(qiáng)大的市占率和話語(yǔ)權(quán)，CXL的前景還是被普遍看好。其底層是沿用PCIe PHY（目前是5.0），上層協(xié)議進(jìn)行了重新的建構(gòu)。

　　除了我們熟悉的針對(duì)PCIE的局限性做出的新的設(shè)計(jì)，CXL也帶了很多新的應(yīng)用，內(nèi)存是最典型的，它可以將內(nèi)存和處理器解耦，串行化，并且CXL2.0的switch的支持，可以做到內(nèi)存池化。這會(huì)大大提高訪存效率，極大降低成本，增加靈活性。對(duì)服務(wù)器和數(shù)據(jù)中心的新計(jì)算架構(gòu)帶來(lái)更多可能性。CXL的推廣將會(huì)持續(xù)推動(dòng)PCIe快速成長(zhǎng)。

　　奎芯科技接口IP助力高速數(shù)據(jù)傳輸

　　奎芯接口IP PCIE/DDR/HBM/Serdes系統(tǒng)應(yīng)用圖

　　在未來(lái)的計(jì)算架構(gòu)將從處理器為中心逐漸轉(zhuǎn)變成以數(shù)據(jù)為中心同時(shí)，奎芯科技攜手優(yōu)秀研發(fā)團(tuán)隊(duì)已完成PCIe3/4的芯片認(rèn)證（Silicon-Proven），被廣泛應(yīng)用于各類設(shè)備的數(shù)據(jù)傳輸，PCIe5正處于研發(fā)階段。同時(shí)用于Chiplet高速互聯(lián)的D2D/Serdes接口以及高帶寬DDR5/HBM3也在同步開(kāi)發(fā)中，預(yù)計(jì)2022~2023年將陸續(xù)推向市場(chǎng)，阻力高速數(shù)據(jù)傳輸?？究萍纪ㄟ^(guò)一系列的技術(shù)創(chuàng)新及優(yōu)化升級(jí)，打破能效墻、優(yōu)化墻、內(nèi)存墻和高速IO墻，進(jìn)一步釋放計(jì)算潛能，秉持國(guó)產(chǎn)化IP的專業(yè)研發(fā)技術(shù)，結(jié)合半導(dǎo)體行業(yè)發(fā)展趨勢(shì)，提供優(yōu)秀的解決方案助力芯片設(shè)計(jì)企業(yè)！

　　關(guān)于奎芯科技（MSQUARE）：

　　奎芯科技（M SQUARE）于2021年在上海注冊(cè)成立，是一家專業(yè)的集成電路IP供應(yīng)商。作為芯片產(chǎn)業(yè)鏈上游關(guān)鍵技術(shù)環(huán)節(jié)的企業(yè)，公司推出的高速接口IP，涵蓋USB、PCIe、SATA、SerDes、MIPI、DDR、HDMI、DP、HBM等產(chǎn)品，聚焦高性能計(jì)算、人工智能、消費(fèi)類電子、汽車電子、物聯(lián)網(wǎng)等領(lǐng)域，致力于通過(guò)先進(jìn)半導(dǎo)體IP研發(fā)與定制服務(wù)，打造市場(chǎng)急需的IP組合，積極響應(yīng)中國(guó)快速發(fā)展的芯片和應(yīng)用需求﹐全面賦能芯片設(shè)計(jì)產(chǎn)業(yè)。