《電子技術(shù)應用》
您所在的位置：首頁 > 其他 > 設計應用 > 一款DVI視頻接收芯片的設計
一款DVI視頻接收芯片的設計
2022年電子技術(shù)應用第3期
顧 泓，方 震
中科芯集成電路有限公司，江蘇 無錫214072
摘要： 設計了一款DVI(Digital Visual Interface)接收芯片并提出了一種基于全數(shù)字的T.M.D.S(Transition Minimized Differential Signaling)信號接收恢復方案，能夠大大降低PLL(Phase Locked Loop)的設計難度，降低芯片的硬件開銷。首先介紹了芯片的整體框架和各模塊的作用，然后對基于本方案的數(shù)據(jù)恢復原理和實現(xiàn)方式進行重點說明，最后對芯片的仿真測試結(jié)果進行了相關(guān)的討論。測試結(jié)果表明，芯片能夠兼容市面上的其他DVI產(chǎn)品并與之通信，滿足DVI 1.0規(guī)范要求。
關(guān)鍵詞： DVI T.M.D.S PLL 數(shù)據(jù)恢復
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.212004
中文引用格式： 顧泓，方震. 一款DVI視頻接收芯片的設計[J].電子技術(shù)應用，2022，48(3)：37-40.
英文引用格式： Gu Hong，F(xiàn)ang Zhen. Design of a DVI video receiver chip[J]. Application of Electronic Technique，2022，48(3)：37-40.
Design of a DVI video receiver chip
Gu Hong，F(xiàn)ang Zhen
China Key System Co.，Ltd.，Wuxi 214072，China
Abstract： In this paper, a DVI(Digital Visual Interface) receiver chip is designed and an all-digital-based T.M.D.S signal reception recovery scheme is proposed. This scheme can greatly reduce the design difficulty of PLL and the hardware overhead of the chip.This paper firstly introduces the whole frame of this chipand functionof each module, and then emphasizes the principle and realization of data recovery circuit based on this scheme, and finally conducts relative discussion on simulation and test results. The test results indicates that, this chip which meets the requirements of DVI 1.0 specification, can be compatible with other DVI products and communicate with them.
Key words : DVI；T.M.D.S；PLL；data recovery

0 引言

    DVI(Digital Visual Interface)芯片在數(shù)字視頻領(lǐng)域應用[1]廣泛且需求量巨大，如數(shù)字電視、個人電腦顯示屏、雷達顯示屏等均廣泛采用DVI技術(shù)[2-4]。國外對DVI技術(shù)的研究起步較早，數(shù)字顯示工作組DDWG(Digital Display Working Group)于1999年就推出了DVI 1.0接口標準。標準采用T.M.D.S(Transition Minimized Differential Signaling)技術(shù)[5-6]將8 bit像素數(shù)據(jù)轉(zhuǎn)換成10 bit進行串行傳輸，能夠支持三通道并行，各通道串行速率高達1.65 Gb/s的UXGA格式像素[7-8]傳輸。在傳輸速率較高、時鐘與數(shù)據(jù)相位關(guān)系不確定的情況下，接收端如何恢復數(shù)據(jù)[9]成為了接收端設計的關(guān)鍵。

    過采樣技術(shù)[10]可以有效解決上述數(shù)據(jù)接收的問題并且易于實現(xiàn)，但是對鎖相環(huán)(Phase Locked Loop，PLL)的要求較高[11-12]。由于過采樣需要產(chǎn)生多個相位時鐘，如3倍過采樣就要產(chǎn)生多達30個相位的時鐘，這對PLL的設計是一個很大的挑戰(zhàn)。而本文采用的數(shù)據(jù)恢復方案基于3倍過采樣，只需PLL產(chǎn)生12個相位的時鐘，與文獻[13]相比大大減小了PLL的設計難度和功耗。文獻[14]會根據(jù)采樣結(jié)果產(chǎn)生相位調(diào)整信號輸出給相位調(diào)整電路，調(diào)整PLL輸出時鐘相位至合適區(qū)間，進而采樣恢復出數(shù)據(jù)。而本文采用基于全數(shù)字的數(shù)據(jù)恢復方案，可直接根據(jù)采樣結(jié)果分析恢復出數(shù)據(jù)，這樣無需時鐘相位調(diào)整電路，降低了芯片的硬件開銷，同時由于采用全數(shù)字邏輯實現(xiàn)，提高了電路的穩(wěn)定性。




本文詳細內(nèi)容請下載：http://theprogrammingfactory.com/resource/share/2000003999。




作者信息：

顧  泓，方  震

(中科芯集成電路有限公司，江蘇 無錫214072)




wd.jpg

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。