當(dāng)前，芯片制造已步入5納米節(jié)點(diǎn)，隨著集成電路不斷微縮，工藝技術(shù)面臨極大挑戰(zhàn)。

其中，原子層刻蝕工藝（atomic layer etching，ALE）成為近年重新興起的技術(shù)。ALE能夠?qū)⒖涛g精確到一個原子層（相當(dāng)于0． 4nm），要求刻蝕過程均勻地、逐個原子層地進(jìn)行，并停止在適當(dāng)?shù)臅r間或位置，從而獲得極高的刻蝕選擇率。

ALE不僅具有極高的刻蝕選擇率，其刻蝕速事的微負(fù)載（Micoloadin）效應(yīng)也因為自飽和效應(yīng)的保證而幾乎為零，不論在反應(yīng)快的部位和反應(yīng)慢的部位，每個周期僅完成一個原子層的刻蝕。另外，ALE所用到的等離子體相當(dāng)弱。有的甚至采用遠(yuǎn)程等離子體源，等離子體攜帶的紫外輻射和電荷量都很小，所以對器件的電學(xué)損傷非常小。

基于精確的刻蝕控制、良好的均勻性、小的負(fù)載效應(yīng)等優(yōu)點(diǎn)，ALE也越來越受到重視而重新成為研究熱點(diǎn)。不過，ALE的應(yīng)用目前還處于初級階段，相應(yīng)的設(shè)備仍不成熟， 距離上述理想化的AIE應(yīng)用還有相當(dāng)?shù)木嚯x。

近日，美國能源部（DOE）的普林斯頓等離子體物理實(shí)驗室（PPPL）則宣布加入工業(yè)界的努力以延長這一過程并尋找新的技術(shù)來制造更強(qiáng)大、更高效和更經(jīng)濟(jì)的芯片。在跟全球芯片制造設(shè)備生產(chǎn)商Lam Research Corp．簽訂的合作研究與開發(fā)協(xié)議下進(jìn)行的第一項PPPL研究中，實(shí)驗室科學(xué)家通過使用建模正確預(yù)測了原子級芯片生產(chǎn)中的一個基本階段。

其中，PPPL的科學(xué)家們則對ALE進(jìn)行了建模。這一過程可用于在硅片上的薄膜上蝕刻復(fù)雜的三維結(jié)構(gòu)，其關(guān)鍵尺寸比人的頭發(fā)還要細(xì)幾千倍。

PPPL的研究人員表示：“作為第一步，模擬結(jié)果基本上跟實(shí)驗一致并可能導(dǎo)致對使用ALE進(jìn)行原子尺度蝕刻的理解的改進(jìn)。而這一切都始于建立我們對原子層蝕刻的基本理解?！彼赋觯斫獾奶岣邔⑹筆PPL能調(diào)查諸如表面損傷的程度和ALE期間形成的粗糙度。

該模型模擬了依次使用氯氣和氬氣等離子體離子來控制原子尺度上的硅蝕刻過程。等離子體或電離氣體是一種由自由電子、帶正電的離子和中性分子組成的混合物。用于半導(dǎo)體設(shè)備加工的等離子體接近室溫，這跟核聚變實(shí)驗中使用的超高溫等離子體相反。

Graves表示：“Lam Research的一個令人驚訝的經(jīng)驗性發(fā)現(xiàn)是，當(dāng)離子能量比我們開始時的能量高得多時，ALE過程會變得特別有效。因此，這將是我們下一步的模擬工作——看看我們是否能理解當(dāng)離子能量高得多時發(fā)生了什么及為什么它這么好。”