《電子技術應用》
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基于老化特征化提取進行時序分析的解決方案
2022年電子技術應用第8期
陳 寒，宋存彪，吳韋忠
中興微電子技術有限公司 后端設計部FoundationIP，上海200120
摘要： 基于Cadence的Liberate + Tempus解決方案，采用一種先進的標準單元老化特征化的方法，同時考慮了偏置溫度不穩(wěn)定性(Bias Temperatrure Instability，BTI)和熱載流子注入(Hot Carrier Injection，HCI)老化效應，得到標準單元老化時序庫，用于Tempus進行考慮老化的靜態(tài)時序分析(Aging-aware Static Timing Analysis，Aging-aware STA)。產(chǎn)生一套先進的標準單元老化時序庫，能夠針對不同標準單元不同傳輸路徑，表征一定范圍的老化應力條件的時序特征，改善了傳統(tǒng)添加全局時序減免值導致電路PPA(Performance/Power/Area)難以收斂的問題，同時只需要調(diào)用一套標準單元庫也使STA更加簡潔易操作。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.229804
中文引用格式： 陳寒，宋存彪，吳韋忠. 基于老化特征化提取進行時序分析的解決方案[J].電子技術應用，2022，48(8)：51-54，59.
英文引用格式： Chen Han，Song Cunbiao，Wu Weizhong. Solution to aging timing analysis based on aging characterization[J]. App-
lication of Electronic Technique，2022，48(8)：51-54，59.
Solution to aging timing analysis based on aging characterization
Chen Han，Song Cunbiao，Wu Weizhong
SANECHIPS Technology Co.，Ltd.，Backend Design Dept. FoundationIP，Shanghai 200120，China
Abstract： In this paper, an aging standard cell library considering both BTI(Bias Temperatrure Instability) and HCI(Hot Carrier Injection) is obtained by an advanced characterization method based on Cadence Liberate + Tempus solution, which can be used by Tempus to perform Aging-aware Static Timing Analysis(Aging-aware STA). Compared to setting a flat derate to the circuit, the aging library indicates the timing information of a certain range of aging stress conditions for different arcs of different cells, which optimizes PPA(Performance/Power/Area)of the circuit. In addition, only one library is invoked making STA simpler and easier to operate.
Key words : aging library；Cadence Liberate；aging aware STA；Tempus

0 引言

    近年來，CMOS技術不斷發(fā)展至納米級先進工藝，帶來的可靠性問題也越來越突出，眾多老化效應，例如偏置溫度不穩(wěn)定性(Bias Temperatrure Instability，BTI)、熱載流子注入(Hot Carrier Injection，HCI)，成為提高超大規(guī)模集成(Very Large Scale Integrated，VLSI)電路可靠性的主要挑戰(zhàn)[1-3]。BTI效應是由于在氧化層界面的不飽和Si鍵在H2退火過程中形成Si-H鍵。當器件的柵極給到足夠的電壓產(chǎn)生持續(xù)的電場應力時(對于NMOS是高電平-VDD，對于PMOS是低電平-VSS)，這些Si-H鍵很容易斷裂，H原子變成游離態(tài)并留下陷阱。隨著更高的電壓和更高的溫度，陷阱態(tài)的生成速度加快，導致閾值電壓(Vth)增加、漏端電流(Ids)減少以及溝道中電子遷移率下降[4-5]。在先進工藝中，負柵極偏置(Negative Bias Temperatrure Instability，NBTI)的PMOS會產(chǎn)生比正柵極偏置(Positive Bias Temperatrure Instability，PBTI)的NMOS更嚴重的衰退。HCI效應通常發(fā)生在數(shù)字電路中信號轉換時，器件源漏極和柵極施加高電壓時，溝道中具有源極指向漏極的高橫向電場，溝道中的空穴在橫向電場加速下，會與晶格碰撞發(fā)生散射或電離，部分載流子能在垂直于界面方向獲得足夠的能量而幸運地注入到柵氧化層中形成界面態(tài)或被陷阱捕獲，極少部分會到達柵極形成柵電流，在小尺寸器件中，溝道中的高能載流子注入造成器件損傷是熱載流子效應導致器件性能退化的主要原因。這些注入載流子影響器件的Vth和跨導(Gm)，導致Ids的衰退[6]?？紤]到老化效應的影響，電路設計人員通常會在時序路徑上加上一定時序減免值以保證電路能在經(jīng)歷老化后也可以在不同條件和特定頻率下工作[7]。




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作者信息：

陳  寒，宋存彪，吳韋忠

(中興微電子技術有限公司 后端設計部FoundationIP，上海200120)




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