以工藝窗口建模探索路徑：使用虛擬制造評估先進DRAM電容器圖形化的工藝窗口
2023-11-23
作者：泛林集團 Semiverse Solutions 部門半導(dǎo)體工藝與整合高級工程師王青鵬博士
來源：泛林集團
持續(xù)的器件微縮導(dǎo)致特征尺寸變小，工藝步驟差異變大，工藝窗口也變得越來越窄[1]。半導(dǎo)體研發(fā)階段的關(guān)鍵任務(wù)之一就是尋找工藝窗口較大的優(yōu)秀集成方案。如果晶圓測試數(shù)據(jù)不足，評估不同集成方案的工藝窗口會變得困難。為克服這一不足，我們將舉例說明如何借助虛擬制造評估 DRAM 電容器圖形化工藝的工藝窗口。
在 DRAM 器件開發(fā)中，必須在硅晶圓上刻蝕用于存儲電荷的電容孔陣列?？捎脕碇圃?40nm 孔陣列的圖形化方案包括極紫外光刻刻蝕、四重光刻刻蝕、雙自對準雙重圖形化技術(shù) （SADP）（80nm芯軸間距）和雙自對準四重圖形化技術(shù) （SAQP）（160nm芯軸間距）。在這項研究中，我們選擇了浸潤式雙 SADP 和 SAQP 圖形化方案，并對其工藝靈敏性和工藝窗口進行了比較。我們?yōu)槊總€圖形化方案 （SADP和SAQP） 建立了虛擬工藝流程（如圖1），并將電容器孔面積作為電容及其均勻性分析的衡量標準。為了算出孔面積的變化范圍，我們在 SEMulator3D 中使用結(jié)構(gòu)搜索，尋找 4×4 孔陣列中電容器孔面積的最小值和最大值，并計算出平均面積和面積差值。圖2顯示了一次輸出結(jié)構(gòu)的測量結(jié)果，其中確定了結(jié)構(gòu)中孔面積的最小值和最大值。
圖1：SADP和SAQP的主要工藝步驟
圖2：最小面積與最大面積的虛擬測量結(jié)果
基于以上的虛擬流程和測量，我們使用 SEMulator3D 分析模塊，進行了3000次蒙特卡羅實驗。我們將芯軸關(guān)鍵尺寸和間隔層厚度設(shè)置為實驗設(shè)計的輸入?yún)?shù)，將平均面積和面積變化范圍設(shè)置為輸出參數(shù)。表1列出了 SADP 和 SAQP 工藝的輸入?yún)?shù)值范圍。虛擬實驗設(shè)計結(jié)果幫助我們研究每項輸入對平均面積和面積變化范圍的影響。在表1中，MX 表示 X 方向芯軸關(guān)鍵尺寸；MY 表示 Y 方向芯軸關(guān)鍵尺寸；SPX1 表示 X 方向第一個間隔層厚度；SPX2 表示 X 方向第二個間隔層厚度；SPY1 表示 Y 方向第一個間隔層厚度；SPY2 表示 Y 方向第二個間隔層厚度。
表1：實驗設(shè)計變量及輸入范圍
平均面積越大、面積變化范圍越小，電容分布就越密集且均勻。通常認為，平均面積在900nm2至1100nm2之間，面積變化范圍小于200nm2被定義為實驗成功。在特定條件下，可以為工藝窗口算出成功模擬實驗在總體實驗所占比率（稱為規(guī)格內(nèi)比率），從而生成平均值和3-sigma（±3*標準差）分布。這個比率表示產(chǎn)生成功標準范圍內(nèi)平均面積和面積變化范圍需要的輸入組合比例。
為了最大化平均±3 sigma窗口中的實驗成功次數(shù)，可以通過調(diào)整輸入工藝參數(shù)平均值的方法，優(yōu)化規(guī)格內(nèi)比率[2]。如果優(yōu)化后的規(guī)格內(nèi)比率仍然不夠高，還可以通過提高規(guī)格 （3 sigma） 要求，進一步對其進行優(yōu)化。我們計算了不同條件下 SADP 和 SAQP 工藝的規(guī)格內(nèi)比率。在 3 sigma 分布相同的情況下，SADP 工藝的規(guī)格內(nèi)比率比 SAQP 工藝高約10%。調(diào)整芯軸關(guān)鍵尺寸的 3-sigma 規(guī)格后，SADP 工藝的規(guī)格內(nèi)比率接近100%。當(dāng)芯軸關(guān)鍵尺寸相同時，SAQP 工藝的規(guī)格內(nèi)比率較低，表明 SAQP 工藝窗口需要進一步緊縮。
結(jié)論
在這項研究中，我們使用虛擬制造為先進 DRAM 結(jié)構(gòu)中的電容器形成工藝進行了工藝窗口評估和優(yōu)化。虛擬評估提供了明確且可量化的指導(dǎo)，幫助我們判斷在先進 DRAM 結(jié)構(gòu)中使用不同圖形化方案的工藝難題。最重要的是，我們能在晶圓實驗前確定每個圖形化方案的最佳工藝目標組合和條件允許的最大工藝窗口。
參考資料：
1.A.J., Strojwas, 2006 IEEE International Symposium on Semiconductor Manufacturing （pp. xxiii-xxxii）。
2.Q. Wang, Y. D. Chen, J. Huang, W. Liu and E. Joseph, 2020 China Semiconductor Technology International Conference （CSTIC） （pp. 1-3）。
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