《電子技術(shù)應(yīng)用》
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Virtuoso iQuantus Insight及Quantus Insight流程在FINFET先進(jìn)工藝項(xiàng)目中加速后仿迭代的應(yīng)用
電子技術(shù)應(yīng)用
李祉怡1，2，孫航1，2，丁學(xué)偉1，2，張慧麗3，曾義3
1.深圳市中興微電子技術(shù)有限公司； 2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室； 3.上?？请娮涌萍加邢薰?/div>
摘要： 隨著工藝演進(jìn)，尺寸進(jìn)一步縮小帶來(lái)了更多寄生通路和更大的寄生電阻，后仿結(jié)果和前仿相去甚遠(yuǎn)。如何快速縮小前后仿之間的差距成為重要課題。傳統(tǒng)設(shè)計(jì)中只能通過(guò)Quantus Extracted View相對(duì)直觀地對(duì)寄生進(jìn)行分析，無(wú)法更詳細(xì)地進(jìn)行分析，這成為設(shè)計(jì)者們面臨的艱巨挑戰(zhàn)。同時(shí)，后仿發(fā)現(xiàn)問(wèn)題，只能通過(guò)“修改電路-版圖迭代-再次后仿”反復(fù)優(yōu)化，迭代周期長(zhǎng)，如何降低時(shí)間成本成為各公司關(guān)注的重點(diǎn)。Virtuoso iQuantus Insight （ViQI）/Quantus Insight （QI）可基于寄生網(wǎng)表文件進(jìn)行寄生分析及結(jié)果可視化。工程師可借此對(duì)寄生進(jìn)行準(zhǔn)確的分析及假設(shè)，無(wú)需版圖迭代，即可進(jìn)行設(shè)計(jì)優(yōu)化。討論了如何通過(guò)ViQI/QI工具在FINFET先進(jìn)工藝項(xiàng)目中實(shí)現(xiàn)快速的后仿迭代，大幅提高工作效率。
中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.240804
中文引用格式： 李祉怡，孫航，丁學(xué)偉，等. Virtuoso iQuantus Insight及Quantus Insight流程在FINFET先進(jìn)工藝項(xiàng)目中加速后仿迭代的應(yīng)用[J]. 電子技術(shù)應(yīng)用，2024，50(8)：26-31.
英文引用格式： Li Zhiyi，Sun Hang，Ding Xuewei，et al. Application of Virtuoso iQuantus Insight and Quantus Insight Flow on FINFET advance processes to accelerate post-simulation iteration[J]. Application of Electronic Technique，2024，50(8)：26-31.
Application of Virtuoso iQuantus Insight and Quantus Insight Flow on FINFET advance processes to accelerate post-simulation iteration
Li Zhiyi1，2，Sun Hang1，2，Ding Xuewei1，2，Zhang Huili3，Zeng Yi3
1.Sanechips Technology Co.， Ltd.； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology； 3.Cadence Design Systems， Inc.
Abstract： With the evolution of process, the continuous scaling of size introduced more parasitic paths and larger parasitic resistors, causing great differences between the results of post-simulaion and pre-simulation. How to quickly narrow the gap between post-simulation results and pre-simulation results becomes an improtant topic. In traditional design, parasite can only be analyzed through tools like Quantus Extracted View, and the results cannot be displayed in more detail. How to better analyze the parasitic netlist has become a great challange. In addition, after problems found in post-simulation, the design can only be optimized by an iteration process of modifying the circuit design-modifying the layout design-redo the post-simulation. This iteration process is a long period, how to reduce the iteration time cost becomes a key issue for design companies. Virtuoso iQuantus Insight (ViQI)/Quantus Insight (QI) can do accurate parasitic analysis and visuallization based on the parasitic netlist file. Engineers can use this to accurately analyze parasitic parameters, and assume the parasitic values to optimize the design without layout modification. This article describes how to fast iterate the circuit design using ViQI/QI, and so greatly improve work efficiency.
Key words : Virtuoso iQuantus Insight；Quantus Insight；post-simulation netlist analyzing；parasitic What-if；fast iteration

引言

半導(dǎo)體技術(shù)不斷發(fā)展，隨著集成度的提高，工藝節(jié)點(diǎn)不斷縮小，越來(lái)越多的設(shè)計(jì)進(jìn)入了7 nm、5 nm甚至更低的節(jié)點(diǎn)，制造難度的成倍增長(zhǎng)導(dǎo)致設(shè)計(jì)規(guī)則檢查（Design Rule Chek, DRC）越發(fā)復(fù)雜，寄生效應(yīng)對(duì)集成電路設(shè)計(jì)性能的影響日益深遠(yuǎn)。為考慮寄生效應(yīng)對(duì)性能的影響，電路工程師會(huì)在設(shè)計(jì)中加上預(yù)設(shè)的寄生電阻電容進(jìn)行前仿驗(yàn)證。然而版圖中復(fù)雜的寄生通路使得從版圖設(shè)計(jì)提取得到的寄生網(wǎng)表中包含大量寄生RC參數(shù)，這些寄生RC與電路中預(yù)設(shè)的值往往存在不小的差距，復(fù)雜的寄生RC網(wǎng)絡(luò)使版圖設(shè)計(jì)后仿真的性能結(jié)果無(wú)法達(dá)到電路前仿預(yù)期的結(jié)果。

基于這一現(xiàn)狀，在從模擬電路設(shè)計(jì)到最終的設(shè)計(jì)交付過(guò)程中（如圖1所示），需要進(jìn)行多次迭代，根據(jù)版圖設(shè)計(jì)后仿結(jié)果與電路設(shè)計(jì)前仿預(yù)期之間的差異，不斷修改電路設(shè)計(jì)、調(diào)整版圖并再次進(jìn)行后仿，以逐步縮小前后仿差異，最終得到滿足性能要求的設(shè)計(jì)。

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圖1　模擬電路設(shè)計(jì)流程圖

從圖1中可見(jiàn)，當(dāng)后仿真得到的性能指標(biāo)不滿足預(yù)期時(shí)，需要對(duì)版圖進(jìn)行修改或者對(duì)電路設(shè)計(jì)進(jìn)行修改，在這一步修改過(guò)程中，分析寄生網(wǎng)表中的寄生電阻電容數(shù)值能夠?yàn)樾薷奶峁┲笇?dǎo)，對(duì)寄生電阻電容的分析越清晰，電路及版圖設(shè)計(jì)的迭代修改就更加有的放矢，迭代效率更高。因此如何對(duì)版圖寄生網(wǎng)表進(jìn)行分析以快速定位問(wèn)題在集成電路設(shè)計(jì)迭代過(guò)程中至關(guān)重要。

本文將討論如何使用Cadence公司的Virtuoso iQuantus Insight (ViQI)/Quantus Insight (QI)工具對(duì)版圖寄生網(wǎng)表中的寄生電阻、寄生電容進(jìn)行分析，直觀地查看關(guān)鍵信號(hào)路徑上的寄生數(shù)值是否滿足預(yù)期，了解寄生電阻、電容在各金屬層的分布情況并在版圖中對(duì)應(yīng)位置上顯示，幫助設(shè)計(jì)師快速找到薄弱點(diǎn)，同時(shí)可通過(guò)寄生假設(shè)（What-if）功能對(duì)薄弱點(diǎn)寄生進(jìn)行修改，確保電路設(shè)計(jì)及版圖設(shè)計(jì)可進(jìn)行針對(duì)性的快速迭代。


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作者信息：

李祉怡1，2，孫航1，2，丁學(xué)偉1，2，張慧麗3，曾義3

（1.深圳市中興微電子技術(shù)有限公司，廣東 深圳 518055；

2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣東 深圳 518055；

3.上?？请娮涌萍加邢薰荆虾?00120）


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