《電子技術(shù)應(yīng)用》
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基于電路切割方法的并行量子模擬方法
電子技術(shù)應(yīng)用
周予愷1，彭世昕1，顏峻2，蔣金虎1
1.復(fù)旦大學(xué) 大數(shù)據(jù)研究院；2.信息工程大學(xué) 教研保障中心
摘要： 量子計(jì)算在解決傳統(tǒng)計(jì)算難題方面展現(xiàn)了巨大潛力，但由于其高錯(cuò)誤率和噪聲問(wèn)題，經(jīng)典模擬成為驗(yàn)證其性能的重要手段。然而，量子的疊加和糾纏特性帶來(lái)了模擬上的巨大挑戰(zhàn)，尤其是在內(nèi)存受限的情況下。盡管電路切割方法能夠?qū)⒋笠?guī)模量子電路分解為更小的計(jì)算任務(wù)，減輕計(jì)算壓力，先前的研究主要關(guān)注其在量子計(jì)算機(jī)上的應(yīng)用，未充分考慮其在量子電路模擬中的效果。論文研究填補(bǔ)了這一空白，提出了基于啟發(fā)式切割算法和子電路狀態(tài)向量復(fù)用的優(yōu)化方案，以應(yīng)對(duì)模擬中的內(nèi)存限制。通過(guò)引入全局計(jì)算成本的考量和整數(shù)規(guī)劃模型，提出的啟發(fā)式方法不僅優(yōu)化了切割過(guò)程，還結(jié)合了子電路狀態(tài)向量復(fù)用技術(shù)，以減少重復(fù)計(jì)算和內(nèi)存占用。實(shí)驗(yàn)結(jié)果顯示，與當(dāng)前流行的電路切割方法相比，所提出方法在提升模擬速度的同時(shí)顯著降低了內(nèi)存需求，有效應(yīng)對(duì)了量子電路模擬中的挑戰(zhàn)。在經(jīng)典量子電路的測(cè)試中總體平均加速達(dá)到了46%。
中圖分類號(hào)：TP393.4 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.245854
中文引用格式： 周予愷，彭世昕，顏峻，等. 基于電路切割方法的并行量子模擬方法[J]. 電子技術(shù)應(yīng)用，2024，50(11)：9-15.
英文引用格式： Zhou Yukai，Peng Shixin，Yan Jun，et al. Parallel quantum simulation method based on circuit cutting approach[J]. Application of Electronic Technique，2024，50(11)：9-15.
Parallel quantum simulation method based on circuit cutting approach
Zhou Yukai1，Peng Shixin1，Yan Jun2，Jiang Jinhu1
1.Institute of Big Data， Fudan University； 2.Teaching and Support Center， Information Engineering University
Abstract： Quantum computing has shown great potential in addressing traditional computational challenges, but due to its high error rates and noise issues, classical simulation has become an essential tool for verifying its performance. However, the superposition and entanglement properties of quantum systems pose significant challenges for simulation, especially when memory is limited. Although circuit cutting methods can decompose large-scale quantum circuits into smaller computational tasks to reduce computational load, previous research primarily focused on their application to quantum computers, without fully considering their effectiveness in quantum circuit simulation. This study fills that gap by proposing an optimization scheme based on a heuristic cutting algorithm and subcircuit state vector reuse to address memory limitations in simulations. By incorporating global computational cost considerations and an integer programming model, the heuristic method proposed in this paper not only optimizes the cutting process but also combines subcircuit state vector reuse to reduce redundant calculations and memory usage. Experimental results show that compared to current popular circuit cutting methods, the proposed approach significantly improves simulation speed while reducing memory requirements, effectively addressing the challenges in quantum circuit simulation. The overall average speedup achieved 46%.
Key words : quantum computing；quantum simulator；quantum circuit；circuit cutting

引言

量子計(jì)算技術(shù)因其在特定領(lǐng)域通過(guò)量子并行性實(shí)現(xiàn)加速的潛力，已成為研究焦點(diǎn)。量子計(jì)算采用量子位替代傳統(tǒng)二進(jìn)制位，并通過(guò)量子疊加與糾纏特性顯著提升計(jì)算能力。

然而，量子計(jì)算目前正處于NISQ（Noisy Intermediate-Scale Quantum）時(shí)代，即噪聲中等規(guī)模的量子計(jì)算時(shí)代。在這一階段，量子計(jì)算機(jī)的規(guī)模相對(duì)較小，量子比特?cái)?shù)通常在數(shù)十個(gè)到上百個(gè)，并且能夠向公眾提供的量子計(jì)算機(jī)的量子比特?cái)?shù)量也是相當(dāng)有限的。由于量子比特間存在噪聲和不穩(wěn)定的問(wèn)題，當(dāng)前的量子計(jì)算機(jī)還不能執(zhí)行大規(guī)模、長(zhǎng)時(shí)間的計(jì)算任務(wù)。因此，在進(jìn)行量子計(jì)算有關(guān)的研究時(shí)，相關(guān)研究者們極大程度地依賴于基于經(jīng)典計(jì)算機(jī)的量子模擬器，來(lái)模擬復(fù)雜的量子系統(tǒng)、解決優(yōu)化問(wèn)題并測(cè)試量子算法。

但使用經(jīng)典的量子電路模擬方法，狀態(tài)向量方法，一個(gè)n量子位量子電路的狀態(tài)向量是一個(gè)長(zhǎng)度為2n的數(shù)組。這意味著，如果使用4 B的復(fù)數(shù)來(lái)在內(nèi)存中存儲(chǔ)單個(gè)狀態(tài)向量，則總共需要2n+4B的存儲(chǔ)空間。在存儲(chǔ)雙精度浮點(diǎn)數(shù)的情況下，模擬50量子位的量子電路需要大約16 PB的存儲(chǔ)空間，這無(wú)疑意味著模擬大規(guī)模量子電路是一項(xiàng)極具挑戰(zhàn)性的任務(wù)。眾多系統(tǒng)級(jí)和算法級(jí)優(yōu)化為了提升量子電路模擬的效率都被提出應(yīng)用，系統(tǒng)級(jí)優(yōu)化往往關(guān)注于挖掘現(xiàn)代經(jīng)典計(jì)算機(jī)的計(jì)算能力來(lái)提升模擬性能，而算法級(jí)優(yōu)化更多地關(guān)注于挖掘量子系統(tǒng)內(nèi)部的特征，從而減少存儲(chǔ)壓力。

量子電路中的電路切割方法是一種用于處理大型量子電路的技術(shù)。這種方法的核心思想是將大型量子電路切割成較小的部分，這些較小的部分可以在更小的計(jì)算單元上獨(dú)立運(yùn)行。本文針對(duì)基于電路切割方法的量子電路模擬過(guò)程中存在的評(píng)估開(kāi)銷問(wèn)題，提出了一種優(yōu)化方案，顯著減少了模擬的運(yùn)行時(shí)間，優(yōu)化了量子電路的內(nèi)存瓶頸。

為了更有效地優(yōu)化量子電路模擬過(guò)程，使電路切割方法能夠更好地與量子電路模擬的特性相結(jié)合，本文深入探討了基于電路切割方法的量子電路模擬的優(yōu)化策略。首先分析了電路切割原理及其對(duì)應(yīng)的計(jì)算流程，發(fā)現(xiàn)電路切割方法應(yīng)用到量子電路模擬上存在評(píng)估過(guò)程開(kāi)銷過(guò)大的問(wèn)題，并因此明確了應(yīng)該對(duì)評(píng)估過(guò)程本身進(jìn)行效率上的優(yōu)化和對(duì)切割過(guò)程的目標(biāo)進(jìn)行調(diào)整。然后本文圍繞模擬流程，提出了兩項(xiàng)主要的優(yōu)化措施：一是基于啟發(fā)式方法的切割算法；二是基于子電路狀態(tài)向量復(fù)用算法。通過(guò)啟發(fā)式切割算法的良好設(shè)計(jì)得到了51%的平均加速，子電路狀態(tài)向量復(fù)用算法則帶來(lái)了46%的平均加速，兩個(gè)優(yōu)化方法結(jié)合，可以獲得92%的加速。


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作者信息：

周予愷1，彭世昕1，顏峻2，蔣金虎1

（1.復(fù)旦大學(xué) 大數(shù)據(jù)研究院， 上海 200433；

2.信息工程大學(xué) 教研保障中心， 河南 鄭州 450001）


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