《電子技術(shù)應(yīng)用》
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一種用于時(shí)間交織ADC的低時(shí)間失配采樣方法
電子技術(shù)應(yīng)用
燕翔，秦克凡，楊尚爭(zhēng)，胡偉波
南開大學(xué) 電子信息與光學(xué)工程學(xué)院
摘要： 為了應(yīng)對(duì)時(shí)間交織型模數(shù)轉(zhuǎn)換器中時(shí)間失配導(dǎo)致的性能下降問題，提出了一種高效的分層串聯(lián)采樣方法。該采樣方法的思路是將與采樣精度相關(guān)的時(shí)鐘源集總在主采樣開關(guān)位置，緩解由于多路子采樣開關(guān)控制時(shí)鐘存在時(shí)間失配導(dǎo)致采樣精度下降的問題。此外，還設(shè)計(jì)了一種高速自舉式采樣開關(guān)，具有開啟速度快、線性度高的特點(diǎn)。該采樣方法基于22 nm CMOS工藝搭建電路并進(jìn)行后仿真驗(yàn)證。仿真結(jié)果表明該采樣方法對(duì)時(shí)間失配不敏感，在0.9 V電源電壓，輸入信號(hào)頻率為2 GHz下，采樣網(wǎng)絡(luò)的信號(hào)噪聲失真比（SNDR）達(dá)到72 dB。
中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.245758
中文引用格式： 燕翔，秦克凡，楊尚爭(zhēng)，等. 一種用于時(shí)間交織ADC的低時(shí)間失配采樣方法[J]. 電子技術(shù)應(yīng)用，2025，51(2)：36-40.
英文引用格式： Yan Xiang，Qin Kefan，Yang Shangzheng，et al. A low time mismatch sampling method for time-interleaved ADC[J]. Application of Electronic Technique，2025，51(2)：36-40.
A low time mismatch sampling method for time-interleaved ADC
Yan Xiang，Qin Kefan，Yang Shangzheng，Hu Weibo
College of Electronic Information and Optical Engineering， Nankai University
Abstract： To cope with the performance degradation caused by time mismatch in time-interleaved analog-to-digital converters, an efficient hierarchical series sampling method was proposed. The idea of this sampling method is to aggregate the clock sources related to sampling accuracy at the main sampling switch position, to alleviate the sampling accuracy degradation due to time mismatch in the control clock of multiple sub-sampling switches. In addition, a high-speed bootstrap sampling switch is also designed, which has the characteristics of fast opening speed and high linearity. The sampling method is based on the 22 nm CMOS process to build the circuit and carry out post-simulation verification. The post-layout simulation results show that the sampling method is not sensitive to time mismatch, and the signal noise distortion ratio (SNDR) of the sampling network reaches 72 dB at a supply voltage of 0.9 V and an input signal frequency of 2 GHz.
Key words : time-interleaved ADC；mismatch error；bootstrap switch

引言

模數(shù)轉(zhuǎn)換器（ADC）作為模擬世界與數(shù)字世界之間紐帶，是現(xiàn)代電子系統(tǒng)中必不可少的關(guān)鍵模塊。特別是在5G通信和消費(fèi)類便攜式設(shè)備領(lǐng)域，高性能ADC在信號(hào)鏈中起著至關(guān)重要的作用。隨著數(shù)據(jù)吞吐量越來(lái)越大，需要處理的信號(hào)頻率越來(lái)越高，高速低功耗ADC的需求量日益增加[1-2]。

在傳統(tǒng)的ADC架構(gòu)中，流水線架構(gòu)[3-4]以其多級(jí)同時(shí)工作的特點(diǎn)被認(rèn)為是實(shí)現(xiàn)高速采樣率的架構(gòu)。同時(shí)流水線架構(gòu)中的多級(jí)放大功能使其對(duì)噪聲的容忍度較高，較適合用于高精度的場(chǎng)景。然而隨著工藝演進(jìn)，晶體管的本征增益下降以及電源電壓逐漸降低，高增益的放大器設(shè)計(jì)成為一種挑戰(zhàn)[5-7]。另外隨著采樣頻率的增加，高帶寬放大器對(duì)功耗的需求也是巨大的。

時(shí)間交織（Time-Interleave, TI）架構(gòu)[8]是實(shí)現(xiàn)高采樣率的另一種方法。通過在時(shí)間維度上將多個(gè)子通道交織起來(lái)并行工作，在采樣率倍增的同時(shí)，保持功耗近似線性增加。尤其是針對(duì)上吉赫茲采樣率的大帶寬應(yīng)用場(chǎng)景，時(shí)間交織架構(gòu)幾乎是唯一的選擇。然而，時(shí)間交織結(jié)構(gòu)存在子通道之間不匹配的問題[9-10]，如失調(diào)、增益和時(shí)間失配（Timing-Skew）。由于失調(diào)和增益失配與輸入信號(hào)的頻率和采樣頻率無(wú)關(guān)，因此該誤差可以較為直接地檢測(cè)，而時(shí)間失配則與輸入信號(hào)的頻率相關(guān)，且誤差隨輸入信號(hào)頻率增加而變大，嚴(yán)重惡化ADC的動(dòng)態(tài)性能[11-12]。

針對(duì)時(shí)間失配問題，本文提出了一種非校準(zhǔn)的低功耗低時(shí)間失配采樣方法，并設(shè)計(jì)了一款高速采樣開關(guān)和配套的時(shí)序控制產(chǎn)生電路。本設(shè)計(jì)基于22 nm CMOS工藝對(duì)該采樣方法進(jìn)行驗(yàn)證，仿真結(jié)果表明，提出的高速采樣開關(guān)在跟蹤速度和線性度方面性能優(yōu)異，配合提出的低時(shí)間失配采樣方法可以在不校準(zhǔn)的情況下避免時(shí)間失配引入的誤差，非常適用于低功耗的高速時(shí)間交織型ADC。


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作者信息：

燕翔，秦克凡，楊尚爭(zhēng)，胡偉波

（南開大學(xué) 電子信息與光學(xué)工程學(xué)院，天津 300350）


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