前言

　　調(diào)相脈沖信號可以獲得較大的壓縮比，它作為一種常用的脈沖壓縮信號，在現(xiàn)代雷達及通信系統(tǒng)中獲得了廣泛應用。隨著近年來軟件無線電技術(shù)和電子技術(shù)的發(fā)展，DDS（直接數(shù)字頻率合成）用于實現(xiàn)信號產(chǎn)生的應用越來越廣。DDS技術(shù)從相位的概念出發(fā)進行頻率合成，它采用數(shù)字采樣存儲技術(shù)，可以產(chǎn)生點頻、線性調(diào)頻、ASK、PSK及FSK等各種形式的信號，其幅度和相位一致性好，具有電路控制簡單、相位精確、頻率分辨率高、頻率切換速度快、輸出信號相位噪聲低、易于實現(xiàn)全數(shù)字化設計等突出優(yōu)點。

　　目前，DDS的ASIC芯片如AD公司的AD9852、AD9854等，對于相位調(diào)制信號，可方便地產(chǎn)生BPSK，但是，對QPSK或8PSK等則實現(xiàn)困難，它們對控制更新脈沖要求極高，一旦偏差超過DDS內(nèi)極高的系統(tǒng)時鐘，輸出相位就會錯誤。本文介紹了一種通過FPGA實現(xiàn)QPSK或更高階PSK信號的方法，可靈活地通過上位機的PCI總線控制參數(shù)，產(chǎn)生不同載波頻率、不同脈沖寬度、不同占空比、不同重復周期等的QPSK信號，對雷達等系統(tǒng)的設計者具有很好的借鑒意義。

        QPSK信號源的設計方案

　　DDS原理

　　DDS是一種全數(shù)字化的頻率合成器，由相位累加器、正弦波形ROM存儲器、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成，其基本原理如圖1。

　　輸出信號的頻率為fout=fclk?Δφ/2N，而最小頻率分辨率為Δfo=fomin=fo/2N，可見改變頻率控制字N即可改變輸出信號的頻率。當參考時鐘頻率給定后，輸出信號的頻率取決于頻率的控制字，頻率分辨率取決于累加器的位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化取決于ROM的數(shù)據(jù)字長和D/A轉(zhuǎn)換器的位數(shù)。

　　為了提高DDS輸出信號的頻譜指標和降低正弦的ROM存儲器，近來發(fā)展了如在相位截斷后加數(shù)字反sinc濾波，利用三角函數(shù)對稱性只存取1/4周期查找表，基于CORDIC、泰勒級數(shù)加權(quán)的頻率合成方法等技術(shù)。

　　QPSK信號源的設計方案

　　在FPGA中，通過正弦查找表和相位累加器實現(xiàn)DDS，通過計數(shù)器實現(xiàn)QPSK信號的起?？刂?。在計數(shù)器計數(shù)到零時，設置標志位，讀取寄存器中的QPSK控制碼，從而設置初始相位。在計數(shù)到根據(jù)QPSK脈沖寬度設定的值后，計數(shù)器置0并重新開始計數(shù)。運行完設置碼元的個數(shù)及次數(shù)后，使能輸出禁止標志位。

　　QPSK信號的重復周期也通過計數(shù)器實現(xiàn)。根據(jù)周期的范圍和系統(tǒng)時鐘，設置計數(shù)器的位數(shù)并使其滿足要求。在計數(shù)器計數(shù)到設定值后，清除輸出禁止的標志位。需要注意的是周期計數(shù)器應該與QPSK碼元寬度計數(shù)器同步。

　　QPSK信號參數(shù)控制通過PCI總線實現(xiàn)，包括QPSK信號的開始、結(jié)束、碼元個數(shù)、次數(shù)、碼字以及QPSK信號重復周期等。在FPGA內(nèi)通過寄存器讀取、保存參數(shù)。

         硬件設計

　　系統(tǒng)組成與結(jié)構(gòu)

　　FPGA選用XILINX公司Spartan3系列的XC3S1000，為100萬門大規(guī)?？删幊唐骷?。它內(nèi)部具有432kbit的Block Ram和120kbit的Distributed Ram；4個時鐘管理單元DCM；24個乘法器。配置采用XILINX的專用PROM XCF04S，4M位的串行Flash PROM。XC3S1000通過XCF04S實現(xiàn)主串配置，M0、M1、M2均置低。系統(tǒng)框圖如圖2。