0 引言

      8位單片機(jī)在嵌入式系統(tǒng)中應(yīng)用廣泛，然而讓它直接與PCI總線設(shè)備打交道卻有其固有缺陷。8位單片機(jī)只有16位地址線，8位數(shù)據(jù)端口，而PCI總線2.0規(guī)范中，除了有32位地址數(shù)據(jù)復(fù)用AD[3～0]外，還有FRAME、IRDY、TRDY等重要的信號(hào)線。讓單片機(jī)有限的I/O端口來(lái)直接控制如此眾多的信號(hào)線是不可能的。一種可行的方案就是利用CPLD作為溝通單片機(jī)與PCI設(shè)備間的橋梁，充分利用CPLD中I/O資源豐富、用戶可自定制邏輯的優(yōu)勢(shì)，來(lái)幫助單片機(jī)完成與PCI設(shè)備間的通信任務(wù)。

      1 PCI接口設(shè)計(jì)原理

      1.1 PCI總線協(xié)議簡(jiǎn)介

      這里只討論P(yáng)CI總線2.0協(xié)議，其它協(xié)議僅僅是在2.0的基礎(chǔ)上作了一些擴(kuò)展，僅就單片機(jī)與PCI設(shè)備間的通信來(lái)說(shuō)，意義不大。PCI總線是高性能局部總線，工作頻率0～33MHz，可同時(shí)支持多組外圍設(shè)備。在這里，我們只關(guān)心單片機(jī)與一個(gè)PCI設(shè)備間通信的情況，而且是以單片機(jī)與CPLD一方作為主控方，另一方作為PCI從設(shè)備。這樣做的目的是為了簡(jiǎn)化問(wèn)題，降低系統(tǒng)造價(jià)。

      PCI總線上信號(hào)線雖然多，但并不是每個(gè)信號(hào)都要用到。實(shí)際上PCI設(shè)備也并不會(huì)支持所有的信號(hào)線，比如錯(cuò)誤報(bào)告信號(hào)PERR與SERR在網(wǎng)卡中就不支持。我們可以針對(duì)具體的應(yīng)用選擇支持其中部分信號(hào)線，還有一些信號(hào)線可以直接連電源或接地。下面簡(jiǎn)單介紹一下常用信號(hào)線的功能。

      AD[31～0]：地址數(shù)據(jù)多路復(fù)用信號(hào)。在FRAME有效的第一個(gè)周期為地址，在IRDY與TRDY同時(shí)有效的時(shí)候?yàn)閿?shù)據(jù)。

      C/BE[3～0]：總線命令與字節(jié)使能控制信號(hào)。在地址中傳輸?shù)氖强偩€命令；在數(shù)據(jù)期內(nèi)是字節(jié)使能控制信號(hào)，表示AD[31～0]中哪些字節(jié)是有效數(shù)據(jù)。以下是總線命令編碼的說(shuō)明：                

                 C/BE[30]# 命令類型說(shuō)明C/BE[30]# 命令類型說(shuō)明

                  0 0 0 0    中斷應(yīng)答     1 0 0 0    保留

                  0 0 0 1    特殊周期     1 0 0 1    保留

                  0 0 1 0    I/O讀        1 0 1 0    配置讀

                  0 0 1 1    I/O寫(xiě)        1 0 1 1    配置寫(xiě)

                  0 1 0 0    保留         1 1 0 0    存儲(chǔ)器多行讀

                  0 1 0 1    保留         1 1 0 1    雙地址周期

                  0 1 1 0    存儲(chǔ)器讀     1 11 0    存儲(chǔ)器一行讀

                  0 1 1 1    存儲(chǔ)器寫(xiě)     1 1 1 1    存儲(chǔ)器寫(xiě)并無(wú)效

      PCI總線上所有的數(shù)據(jù)傳輸基本上都由以下三條信號(hào)線控制。

      FRAME：幀周期信號(hào)。由主設(shè)備驅(qū)動(dòng)，表示一次訪問(wèn)的開(kāi)始和持續(xù)時(shí)間，F(xiàn)RAME有效時(shí)（0為有效，下同），表示數(shù)據(jù)傳輸進(jìn)行中，失效后，為數(shù)據(jù)傳輸最后一個(gè)周期。

      IRD：主設(shè)備準(zhǔn)備好信號(hào)。由主設(shè)備驅(qū)動(dòng)，表示主設(shè)備已經(jīng)準(zhǔn)備好進(jìn)行數(shù)據(jù)傳輸。

      TRDY：從設(shè)備準(zhǔn)備好信號(hào)。由從設(shè)備驅(qū)動(dòng)，表示從設(shè)備已經(jīng)準(zhǔn)備好進(jìn)行數(shù)據(jù)傳輸。當(dāng)IRDY與TRDY同時(shí)有效時(shí)，數(shù)據(jù)傳輸才會(huì)真正發(fā)生。

      另外，還有IDSEL信號(hào)用來(lái)在配置空間讀寫(xiě)期間作為片選信號(hào)。對(duì)于只有一個(gè)PCI從設(shè)備的情況，它總可以接高電平。IDSEL信號(hào)由從設(shè)備驅(qū)動(dòng)，表示該設(shè)備已成為當(dāng)前訪問(wèn)的從設(shè)備，可以不理會(huì)。

      在PCI總線上進(jìn)行讀寫(xiě)操作時(shí)，PCI總線上的各種信號(hào)除了RST、IRQ、IRQC、IRQ之外，只有時(shí)鐘的下降沿信號(hào)會(huì)發(fā)生變化，而在時(shí)鐘上升沿信號(hào)必須保持穩(wěn)定。

      1.2 CPLD設(shè)計(jì)規(guī)劃

      出于對(duì)單片機(jī)和CPLD處理能力和系統(tǒng)成本的考慮，下面的規(guī)劃不支持PCI總線的線性突傳輸?shù)刃枰B續(xù)幾個(gè)數(shù)據(jù)周期的讀寫(xiě)方式，而僅支持一個(gè)址周期加一個(gè)數(shù)據(jù)周期的讀寫(xiě)方式。對(duì)于大部分應(yīng)用而言，這種方式已經(jīng)足夠了。圖1是經(jīng)過(guò)簡(jiǎn)化后的PCI總線讀寫(xiě)操作時(shí)序。

      在CPLD內(nèi)設(shè)有13個(gè)8位寄存器用來(lái)保存進(jìn)行一次PCI總線讀寫(xiě)時(shí)所需要的數(shù)據(jù)，其中pci_address0～pci_address3是讀寫(xiě)時(shí)的地址數(shù)據(jù)；          

圖1 簡(jiǎn)化的PCI寫(xiě)操作時(shí)序

      pcidatas0～pci_datas3是要往PCI設(shè)備寫(xiě)的數(shù)據(jù)；pci_cbe[3～0]保存地址周期時(shí)的總線命令；pci_cbe[7～4]保存數(shù)據(jù)周期時(shí)的字節(jié)使能命令；pci_data0～pci_data3保存從PCI設(shè)備返回的數(shù)據(jù)；pci_request是PCI總線讀寫(xiě)操作狀態(tài)寄存器，用于向單片機(jī)返回一些信息。當(dāng)單片機(jī)往pci_cbe寄存器寫(xiě)入一個(gè)字節(jié)的時(shí)候，會(huì)復(fù)位CPLD中的狀態(tài)機(jī)，觸發(fā)CPLD進(jìn)行PCI總線的讀寫(xiě)操作；單片機(jī)則通過(guò)查詢pci_request寄存器得知讀寫(xiě)操作完成，再?gòu)膒ci_data寄存器讀出PCI設(shè)備返回的數(shù)據(jù)。

        CPLD中狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如圖2所示。每一個(gè)狀態(tài)對(duì)應(yīng)FRAME與IRD信號(hào)的一種輸出，而其它輸入輸出信號(hào)線可由這兩個(gè)信號(hào)線和pci_cbe的值及TRDY的狀態(tài)決定。當(dāng)FRAME為有效時(shí)，AD[31～0]由pci_address驅(qū)動(dòng)，而C/BE[3～0]由pci_cbe低4位驅(qū)動(dòng)；當(dāng)IRDY有效時(shí)，C/BE[3～0]視總線命令，要么由pci_cbe高4位驅(qū)動(dòng)，要么設(shè)為高阻態(tài)，而AD[31～0]在pci_cbe[0]為“0” （PCI讀命令）時(shí)，設(shè)為高阻態(tài)，而在pci_cbe[0]為“1” （PCI寫(xiě)命令）時(shí)由pci_datas驅(qū)動(dòng)。另外一方面，一旦TRDY信號(hào)線變?yōu)榈碗娖?，AD[31～0]線上的數(shù)據(jù)被送入pci_data寄存器，而C/BE[3～0]線上的數(shù)據(jù)被送入pci_request寄存器的低4位。

圖2  狀態(tài)轉(zhuǎn)移圖

      考慮到在不正常情況下，PCI設(shè)備不會(huì)對(duì)PCI總線作出響應(yīng)，即TRDY不會(huì)有效，為了不使?fàn)顟B(tài)機(jī)陷入狀態(tài)S2的僵持局面，另外增設(shè)了一個(gè)移位計(jì)數(shù)器mycounter。當(dāng)IRD信號(hào)有效時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)。計(jì)數(shù)溢出之后，不論P(yáng)CI總線操作是否完成，狀態(tài)機(jī)都會(huì)從狀態(tài)S2轉(zhuǎn)移到狀態(tài)S3，即結(jié)束PCI總線操作。當(dāng)TRDY有效時(shí)，會(huì)立即置位mycounter.cout。

      PCI總線操作是否正確完成，可查詢pci_request的最高位是否為“1”，而IRDY與FRAME的值可分別查詢pci_request的第4位和第5位。這兩位反映了PCI總線操作所處的狀態(tài)，兩位都為“1”時(shí)可以認(rèn)為PCI總線操作已經(jīng)完成。在實(shí)踐中，如果單片機(jī)的速度不是足夠快的話，可以認(rèn)為PCI總線操作總是即時(shí)完成的。

      2 PCI設(shè)計(jì)接口實(shí)現(xiàn)

      2.1 CPLD VHDL程序設(shè)計(jì)

      我們針對(duì)8位單片機(jī)控制PCI以太網(wǎng)卡進(jìn)行了程序設(shè)計(jì)，CPLD器件選用Xilinx的XC95216系列。針對(duì)以太網(wǎng)卡的特點(diǎn)在邏輯上進(jìn)行了再次簡(jiǎn)化，最終程序?qū)⑦m配進(jìn)XC95261芯片中，并在實(shí)踐中檢驗(yàn)通過(guò)。

      以太網(wǎng)卡僅支持對(duì)配置空間和I/O空間的讀寫(xiě)操作，而且這兩個(gè)空間的地址都可以設(shè)置在0xFF以內(nèi)，所以可以只用一個(gè)pci_address0寄存器，其它地址都直接設(shè)為“0”；如果再限制，每次只往網(wǎng)卡寫(xiě)入一個(gè)字節(jié)數(shù)據(jù)，則可以只用一個(gè)pci_datas0寄存器，其它數(shù)值在具體操作時(shí)設(shè)成與pci_datas0寄存器的一樣即可。

      2.2 單片機(jī)PCI讀寫(xiě)C語(yǔ)言程序設(shè)計(jì)

      在CPLD在幫助下，單片機(jī)讀寫(xiě)PCI設(shè)備就變得相當(dāng)簡(jiǎn)單。首先，將pci_cbe等寄存器都聲明為外部存儲(chǔ)器變量，并根據(jù)CPLD的設(shè)計(jì)指定地址。然后，傳遞適當(dāng)?shù)膮?shù)給以下兩個(gè)讀寫(xiě)子函數(shù)，即可完成對(duì)PCI設(shè)備配置空間、I/O空間、存儲(chǔ)器空間的讀寫(xiě)操作。從PCI設(shè)備的返回?cái)?shù)據(jù)存放在全局變量savedata中。

      實(shí)際上在寫(xiě)PCI設(shè)備時(shí)，也可以從pci_data中得到返回?cái)?shù)據(jù)。這個(gè)數(shù)據(jù)必須等于往PCI設(shè)備寫(xiě)的數(shù)據(jù)。利用這一點(diǎn)可以進(jìn)行差錯(cuò)檢驗(yàn)和故障判斷，視具體應(yīng)用而定。  

　　 bdate unigned char request;

            sbit IRDY0=request^4;

            sbit FRAME0=request^5;

           sbit VALID="request"^7;

            void readpci(unsigned char addr,unsigned char cbe){

          pci_address0=addr;

            pci_cbe=cbe;

            request="pci"_request;

            while(!IRDY0 & FRAME0)) request="pci"_request;

            savedata0=pci_data0;

       &

nbsp;    savedata1=pci_data1;

            savedata2=pci_data2;

            savedata3=pci_data3;

            if(!VALID)printf("Data read is invalid! ");

            }

            void writepci(uchar addr,uchar value0,uchar cbe){

            data uchar temp;

            pci_address0=addr;

            pci_datas0=value0;

            pci_cbe=cbe;

            request="pci"_request;

            while(!(IRDY0 & FRAME0)) request="pci"_request;

            if(!VALID)printf("Data write is invalid!");

            }

      3 結(jié)論

      用CPLD實(shí)現(xiàn)單片機(jī)與PCI總線接口的并行通信，電路結(jié)構(gòu)簡(jiǎn)單、體積小，1片CPLD芯片足夠，并且控制方便，實(shí)時(shí)性強(qiáng)，通信效率高。本設(shè)計(jì)方法已成功地應(yīng)用于作者開(kāi)發(fā)的各種數(shù)據(jù)采集系統(tǒng)中，用作單片機(jī)與PC104之間的并行數(shù)據(jù)通信，效果非常理想。

      4 參考文獻(xiàn)

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[2] 白中英.計(jì)算機(jī)組成原理 [M] .北京:科學(xué)出版社,1999.

[3] Xilinx芯片手冊(cè).美國(guó)賽靈思半導(dǎo)體公司