《電子技術(shù)應(yīng)用》
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基于CPCI總線的測井數(shù)據(jù)采集板卡的設(shè)計
來源:電子技術(shù)應(yīng)用2010年第6期
閆永勝1， 葉青林2， 萬 毅1
1. 蘭州大學 信號與信息處理研究所， 甘肅 蘭州730000；2. 北京方天長久科技有限公司， 北京100084
摘要： 介紹了一種基于CPCI總線的測井數(shù)據(jù)采集智能IO板卡的設(shè)計，包括數(shù)據(jù)采集、數(shù)據(jù)處理、板卡自診斷等功能。板卡結(jié)合具體應(yīng)用環(huán)境設(shè)計濾波電路對敏感干擾信號進行有效的濾除，使用高性能A/D、FPGA和DSP做數(shù)據(jù)采集處理，高帶寬CPCI總線進行傳輸數(shù)據(jù)，為測井數(shù)據(jù)采集設(shè)計提供了一套可行的硬件設(shè)計方案。
中圖分類號： TP274+.2
文獻標識碼: B
The research and design of well-logging data acquisition board based on the CPCI bus
YAN Yong Sheng1, YE Qing Lin2, WAN Yi1
1. School of Information Science & Engineering, Lanzhou University, Lanzhou 730000, China;2. Beijing Fountain Microsystems Co., Ltd, Beijing 100084, China
Abstract： This paper presents an approach for designing a well-logging data acquisition intelligent IO board based on CPCI bus, which includes data acquisition, data processing and self-diagnosis, etc. The effective filter circuit has been designed in the board according to the specific application environment, and the board use the high performance AD、FPGA and DSP chips for data acquisition, high bandwidth CPCI bus for transmitting data. It is a feasible hardware design for well-logging data acquisition.
Key words : well-logging data; data acquisition; CPCI; FPGA; A/D

    隨著數(shù)字化與測井技術(shù)的發(fā)展，對測井系統(tǒng)的穩(wěn)定性、可靠性、兼容性、可升級性等性能提出了更高的要求，本文提出了一種適用于測井系統(tǒng)設(shè)備的CPCI（Compact PCI）高性能數(shù)據(jù)采集板卡硬件設(shè)計方案，能夠有效地處理來自井下的復(fù)雜信號，并通過256 MB/s 高速CPCI總線橋接到主控設(shè)備。
　本板卡實現(xiàn)的主要功能是井下Encoder(深度脈沖)、Tension(張力)、MMD(Magnetic Mark Detection)和CCL(Casing Collar Locator)等信號的實時采集,采集數(shù)據(jù)在DSP中完成預(yù)處理,通過CPCI總線送入主控制器分析使用，此外，板卡還實現(xiàn)上電自診斷，關(guān)鍵數(shù)據(jù)在FRAM中的及時存儲，RS232 串口定時發(fā)送深度數(shù)據(jù)和接收控制命令等其他功能。
1 板卡總體結(jié)構(gòu)
　整個板卡由FPGA、PCI橋片、DSP、A/D和D/A五大部分組成,其中FPGA選用Altera公司高性能低功耗Cyclone III系列芯片，PCI橋片選用PLX公司32 bit 66 MHz PCI9056芯片，DSP選用TI公司TMS320F2812芯片,A/D選用ADI公司16 bit 200 kS/s高精度高速采集芯片AD974，板卡結(jié)構(gòu)框圖如圖1所示。該板卡工作過程是：板卡上電后，PCI9056向FPGA發(fā)出指令控制D/A產(chǎn)生診斷信號，診斷信號經(jīng)由板卡各級模擬通路后環(huán)回到FPGA，然后FPGA把采集到的診斷信號送入DSP，DSP再通過FPGA把數(shù)據(jù)送回CPCI總線，完成整個板卡硬件的自診斷。自診斷完成后，D/A處于非工作狀態(tài)，各信號由井下電纜送入，經(jīng)過多級濾波放大后進行A/D采集，F(xiàn)PGA完成Tension、MMD和CCL等信號的采集和Encoder信號的處理，最終把數(shù)據(jù)送入DSP進行預(yù)處理，經(jīng)DSP處理好的數(shù)據(jù)由CPCI總線送回主控制器。

2 板卡硬件設(shè)計
2.1 FPGA控制器的總體設(shè)計
　本板卡的數(shù)字系統(tǒng)共有2個主控制器，分別為數(shù)據(jù)采集板卡上的DSP和CPCI總線上的CPU主控機，板卡使用PCI9056橋片實現(xiàn)CPCI總線與局部總線間的轉(zhuǎn)化， DSP與CPCI總線通過中斷方式實現(xiàn)數(shù)據(jù)交換。其中FPGA調(diào)用QUARTUS軟件自帶IP核實現(xiàn)32 KB雙口RAM，并把雙口RAM分成大小相等的兩部分，一部分用于CPCI總線向DSP傳輸數(shù)據(jù)，另一部分用于DSP向CPCI總線傳輸數(shù)據(jù)，避免了總裁的使用和數(shù)據(jù)的丟失。FPGA作為數(shù)據(jù)采集板卡數(shù)據(jù)中轉(zhuǎn)站的同時，主要實現(xiàn)A/D數(shù)據(jù)的采集，Encoder脈沖信號的去抖動處理、計數(shù)和相位判斷。FPGA實現(xiàn)功能框圖如圖2所示。

2.2 A/D數(shù)據(jù)采集模塊設(shè)計
　Tension、MMD和CCL等信號均是來自井下的低頻微弱小信號，并且由于井下環(huán)境復(fù)雜，信號容易被干擾，處理不當容易造成數(shù)據(jù)失效，所以本板卡對三種信號在模擬電路上做了多級濾波放大處理。經(jīng)實際環(huán)境測試，三路信號的主要輸入干擾集中在60 Hz以上，因此在輸入端設(shè)計40 Hz、70 Hz和120 Hz三階RC濾波電路做前級濾波處理，使濾波器具有窄的過渡帶，有效的濾除60 Hz以上的干擾信號，避免干擾信號進一步放大無法濾除，圖3(a)為前級濾波電路的頻譜特性仿真結(jié)果。為了便于信號的采集，需設(shè)計運放電路將信號放大至A/D量程范圍，這就不可避免會引入PCB、運放等造成的中高頻噪聲，所以在信號進入A/D前做了進一步有源濾波處理，圖3(b)為有源濾波器的頻譜特性仿真結(jié)果。實際測試結(jié)果也證明經(jīng)過多級濾波，電路抗干擾能力明顯增強。

　本設(shè)計選用了高速高精度ADC AD974芯片，在4個通道間以輪詢方式進行采樣，每個通道的實際采樣轉(zhuǎn)換率為50 kS/s，在FPGA中設(shè)置一個數(shù)據(jù)更新寄存器，進行每一次數(shù)據(jù)采集完成的實時跟蹤。此種工作方式是否能可靠穩(wěn)定地采集數(shù)據(jù)關(guān)鍵有兩點，一是外部時鐘頻率是否適中，本設(shè)計采用12 MHz的頻率，二是要保證A/D內(nèi)部的采樣時間(Acquisition Time)不能小于1 μs，并且4個通道在輪詢切換時，地址鎖存信號WR1和WR2要在采樣前一個周期設(shè)置完成。
　AD974在板卡上電后用Quartus II SignalTap實時觀測的時序如圖4所示。其中ADC_A0和ADC_A1為A/D4個通道地址編碼信號，ADC_WR0_N和ADC_WR1_N為地址鎖存信號，低電平有效，當前鎖存地址作為下一次采集通道有效地址。當ADC_RC_N信號置為低電平時A/D開始將采集到的模擬信號向數(shù)字信號轉(zhuǎn)換，并在此時送出一個時鐘周期的ADC_DATACLK信號，使能A/D同步信號，此時如果A/D空閑則ADC_BUSY_N信號自動拉低，表示A/D已經(jīng)開始轉(zhuǎn)換數(shù)據(jù)，隨后將ADC_RC_N置高并送出采樣時鐘信號，便可在ADC_DATA上開始讀前一次轉(zhuǎn)換完成的數(shù)據(jù)。當本次A/D數(shù)據(jù)轉(zhuǎn)換完成后ADC_BUSY_N信號將自動置高，表明A/D本次轉(zhuǎn)換完成，進入下一次模擬信號采樣。

2.3 Encoder信號處理模塊設(shè)計
　Encoder信號在實際設(shè)備上分為兩路信號，分別為A信號和B信號，當井下設(shè)備上提時A信號相位超前B信號90°，當井下設(shè)備下放時A信號相位滯后B信號90°，脈沖信號的數(shù)量體現(xiàn)測井設(shè)備在井下的深度，此信號是測井系統(tǒng)的重要信號之一，如果測量不準, 可能會導致測井資料作廢, 甚至帶來生產(chǎn)事故。實測Encoder信號從井下設(shè)備傳送到地面時，會有尖峰脈沖干擾引入，所以本板卡在硬件上采用RC無源濾波器去除信號的尖峰脈沖，通過FPGA在軟件上對信號進行去抖動處理、計數(shù)和相位判斷，能夠準確計數(shù)并與系統(tǒng)時鐘同步。
　FPGA中對Encoder脈沖信號的去抖動處理和相位判斷設(shè)計電路見圖5，其中depth_pluse為去抖動后的脈沖信號，結(jié)合depth_dir完成脈沖計數(shù)，當depth_dir為正時，計數(shù)脈沖自加，depth_dir為負時，脈沖計數(shù)自減。本文用QUARTUS軟件自帶仿真工具對Encoder信號做的仿真波形，見圖6，如波形所示，在時間節(jié)點619.9 ns、1.069 9 μs和1.489 9 ?μs處分別對A信號和B信號加入了干擾脈沖，但結(jié)果表明本設(shè)計可以對干擾脈沖完全濾除。

　本文給出了一種高性能測井數(shù)據(jù)采集板卡的設(shè)計方法，板卡在設(shè)計中，模擬部分采用多級濾波、高精度A/D，使得數(shù)據(jù)采集穩(wěn)定可靠，Encoder深度脈沖信號在硬件濾波的基礎(chǔ)上做了軟件優(yōu)化處理，明顯增強了抗干擾能力，數(shù)字部分采用FPGA和DSP相結(jié)合，使板卡具有很高的靈活性、可靠性和可升級性。經(jīng)大量測試，板卡運行穩(wěn)定，并在實際系統(tǒng)中得到應(yīng)用。

參考文獻
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