摘  要： 結合軟件無線電思想和架構，利用Altera EP3C16F484C6作為中頻信號處理器，設計了一種基于統(tǒng)一硬件架構的數字化高速寬帶跳頻發(fā)射機，實現跳頻速率125 kHops/s，跳頻帶寬320 MHz。
關鍵詞： 跳頻發(fā)射機；軟件無線電；MSK；數字上變頻；并串轉換；FPGA

    跳頻通信是在惡劣的電磁環(huán)境中保證正常通信的重要手段。提高跳頻通信系統(tǒng)的跳頻速率和跳頻帶寬是提高跳頻通信系統(tǒng)抗干擾能力的主要手段[1]。
    傳統(tǒng)跳頻發(fā)射機通過模擬本振的跳變或切換實現跳頻功能。跳頻速率受模擬本振頻率切換速率的影響，且外圍電路較復雜、靈活性較差。本文根據軟件無線電的設計思想，利用FPGA的并行處理能力、高速IO接口和高速DA轉換器，將基帶調制、數字上變頻及跳頻控制用數字化的形式在FPGA內部實現，只需改變FPGA內部數控振蕩器的輸出頻率就可以實現高速寬帶跳頻。避免了模擬本振的高速跳變，提高了跳頻速率，簡化了系統(tǒng)硬件結構，同時增強了系統(tǒng)的靈活性。
1 方案設計
    本方案采用EP3C16F484C6作為跳頻發(fā)射機的中頻信號處理器，其處理能力最高可達每秒幾十吉次乘累加運算，并且具有840 Mb/s的高速LVDS接口。DA轉換器采用AD9736，具有14 bit精度、1.2 GS/s轉換速率。該高速寬帶跳頻發(fā)射機具有高度靈活性，其中跳頻圖案、跳頻數、跳時以及發(fā)送消息等參數由DSP實時生成，并對FPGA進行配置。系統(tǒng)的跳頻實現部分在FPGA內部完成。整體結構如圖1所示。

2 FPGA設計與實現
2.1 存儲器設計
    FPGA內部存儲器用于與DSP進行數據交互。存儲器分為：發(fā)送消息存儲區(qū)，發(fā)送頻率控制字存儲區(qū)，跳時寄存器，跳頻數寄存器。地址分配如表1所示。

2.2 MSK調制
    軟件無線電調制技術要求能夠在通用的數字信號處理平臺上實現多種不同體制的調制方法。正交調制是軟件無線電平臺中一種通用的調制方法。正交調制一般可以用式(1)表示：

其中XBI和XBQ為基帶信號的同相分量和正交分量，它們是由調制方式決定的；?棕c為載波的角頻率。根據上式(1)，可以得出正交調制的實現結構如圖2所示。

    基帶調制根據不同的調制方式選擇不同的方法。成形濾波用來抑制頻譜的旁瓣，以達到特定的頻譜帶寬要求。插值用來進行采樣率變換，使得數據速率與NCO輸出數據速率相同，然后進行載波調制。最后取IQ兩路復信號的實部輸出即得中頻已調信號。
    本系統(tǒng)基帶調制采用最小頻移鍵控，即MSK調制，輸入碼元速率5 Mb/s。由于FPGA處理能力較強，基帶處理可以選擇較高的數據速率，從而降低數字上變頻的復雜度，但同時會增加基帶成形濾波器設計的復雜度。折中考慮，本系統(tǒng)選擇基帶數據速率為25 MB/s。
    成形濾波器采用最優(yōu)化設計中的等波紋法設計，設計指標如下：采樣率25 MHz，通帶截止頻率3.75 MHz，阻帶截止頻率5 MHz。通帶紋波0.2 dB，阻帶衰減80 dB。利用FDATool工具進行濾波器的設計，系數量化為定點16 bit，阻帶衰減可以達到75 dB以上。
2.3 數字上變頻
2.3.1 內插
    完成基帶調制和成形濾波后，FPGA內部數據速率為25 MS/s，需要進行數字上變頻，使數據速率達到800 MS/s，然后通過LVDS接口連接AD9736。由25 MS/s到800 MS/s需要進行32倍內插，如果用一次內插實現，需要插值濾波器具有很高的階數，其計算量和存儲空間都比較大。在這種情況下，一般采用多級內插，多級實現的主要優(yōu)點是[2]：
    (1)大大減少計算量和存儲量。
    (2)簡化濾波器的設計。
    (3)降低實現濾波器時的有限字長的影響。
    多級內插的缺點是增加控制程序的復雜程度，所以并不是分級越多越好，在設計時應折中考慮。這里將插值分為4級，分別為2倍、2倍、2倍、4倍。插值中抗鏡像濾波器的設計，需考慮性能和資源占用的折中，利用MATLAB仿真確定各級濾波器的階數和系數位寬。
    經過三級2倍內插后，FPGA內部數據速率達到200 MS/s，基本已經達到了Cyclone III內部處理能力的極限，最后一級需要利用多相結構，完成串并轉換，輸入200 MS/s數據速率，4倍內插后，輸出四路，各路均為200 MS/s數據速率。下面以4倍內插、8階低通濾波器來說明多相濾波器的原理。
    由于在內插的過程中插入的0值與系數相乘是沒有意義的，所以對于4倍內插、8階低通濾波器來說每次濾波只需要2次乘法。這樣就將乘法的運算量降低為原來的1/4。濾波器每次輸入一個新的數據，就用4個2階子濾波器分別計算一次，然后以4倍的輸入速率順序輸出。所以，可以用4個子濾波器組成的濾波器組實現多相插值濾波。
2.3.2 并行數控振蕩器
    完成插值后，數據速率達到并行4路，每路各200 MS/s。然后進行載波調制。最后，利用LVDS模塊進行并串轉換，實現800 MS/s MSK調制輸出。由于FPGA內部處理能力的限制，用于載波調制的NCO需要設計為并行結構。載波調制的實現框圖如圖3所示。

    為了保證NCO輸出波形具有較高的雜散抑制比，同時占用較少資源，系統(tǒng)NCO設計采用插值法。插值法是指利用相位累加器的高位進行查表，用相位累加器的低位進行插值運算，這樣使用相位累加器的有效位數較多，保證相位舍位噪聲較小，同時也降低了存儲器的大小。最簡單且有效的插值法為一次線性插值，計算公式如下[3]：
 

    本設計中相位累加器的有效位數26 bit。如果采用查表法，則需要226×14 bit的存儲器，插值法占用存儲器大小29×14 bit，大大節(jié)約了存儲器資源。
    本設計要求NCO輸出數據速率為800 MS/s，采用4路并行設計，每一路輸出數據速率均為200 MS/s，需要4個NCO模塊。每個子NCO模塊的頻率控制字是對于整體800 MS/s數據速率NCO頻率控制字的4倍，且每個子NCO的初始相位相差一個整體NCO的頻率控制字。例如，要產生200 MHz的正弦和余弦信號。計算得整體NCO的頻率控制字為：

    4路子NCO的頻率控制字均為：f=4×F=(100 000 000)16。4路子NCO初始相位相差(40 000 000)16。
2.3.3 并串轉換
    并串轉換通常應用在FPGA內部單路串行處理速度不能滿足要求的情況下，通過使用多路并行低速模塊實現高速處理，屬于資源與速度互換的一種應用。本設計在FPGA內部使用并行4路，每路200 MS/s，實現串行800 MS/s的處理能力。在輸出時利用ALTERA提供的LVDS模塊實現并串轉換。
2.4 測試與驗證
    完成各個模塊設計和仿真驗證后，在頂層文件中調用各個子模塊，實現一個完整的MSK寬帶跳頻發(fā)射機。在Modelsim中進行功能仿真的波形如圖 5所示。
    圖5中從上到下的信號分別為：碼元輸入；差分編碼輸出；串并轉換后I路輸出；串并轉換后Q路輸出；基帶調制后I路輸出；I路內插到4路并行200 MS/s數據速率時，其中1路輸出；4路并行NCO，其中1路輸出；MSK調制輸出。

    編譯工程，下載到跳頻發(fā)射板，使用HP8563e頻譜儀觀察輸出信號頻譜，如圖6和圖7所示。

    圖6中，中心頻率150 MHz，成形后的MSK單頻點帶寬為10 MHz左右，帶外衰減大于60 dB。
    圖7中跳頻頻率范圍為95 MHz~255 MHz。共51個頻點，相鄰頻點中心頻率間隔為3 MHz。由于FPGA輸出數據速率為800 MS/s，所以工程上可實現320 MHz帶寬。
    本設計給出一種通用軟件無線電跳頻發(fā)射機的硬件平臺以及基帶和中頻信號處理算法。對于研究FPGA在軟件無線電跳頻發(fā)射系統(tǒng)中的應用具有現實意義。
參考文獻
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[2] 陶然，張惠云，王越.多抽樣率數字信號處理理論及其應用[M].北京：清華大學出版社，2007.
[3] 王呈貴，徐以濤.高分辨率DDS的FPGA設計[J].解放軍理工大學學報，2003，4(4).
[4] [美]Richard G.Lyons.數字信號處理（第二版）[M].朱光明，程建遠，劉寶童，等譯.北京：機械工業(yè)出版社，2006.
[5] Implementing Multipliers in FPGA Devices, Application Note 306, Altera Corporation, 2004(7)