隨著設(shè)計復(fù)雜性增加，傳統(tǒng)的綜合方法面臨越來越大的挑戰(zhàn)。為此，Synplicity公司開發(fā)了同時適用于FPGA或 ASIC設(shè)計的多點綜合技術(shù)，它集成了“自上而下”與“自下而上”綜合方法的優(yōu)勢，能提供高結(jié)果質(zhì)量和高生產(chǎn)率，同時削減存儲器需求和運行時間。

盡管半導(dǎo)體技術(shù)在其發(fā)展過程中曾遭遇種種難以克服的障礙，但正如高登·摩爾多年前所預(yù)言的那樣，ASIC和FPGA的密度繼續(xù)每隔18個月翻一番。

硅潛力的疾速釋放是一件喜憂摻半的事。一方面，硅技術(shù)提供的功能與性能可以滿足最具挑戰(zhàn)性應(yīng)用的需要；另一方面，當(dāng)今設(shè)計工具的局限性令人沮喪，因為這使我們無法充分利用硅技術(shù)的全部潛力。隨著設(shè)計規(guī)模和器件復(fù)雜性不斷攀升，設(shè)計工作成為阻礙我們實現(xiàn)各類IC的制約因素。盡管電子設(shè)計自動化(EDA)行業(yè)近10年來一直致力于解決這個問題，但所謂的“生產(chǎn)力落差”仍在持續(xù)擴大。

RTL代碼、約束條件和屬性，增量綜合可以將設(shè)計變化和運行時間降低至最小的水平。" src="http://files.chinaaet.com/images/20110114/3fac6844-2fef-4854-9ece-956fffe3d8dd.jpg" style="zoom: 1; margin-left: 12px; margin-right: 12px; margin-top: 12px; margin-bottom: 12px; width: 500px; height: 250px; " />

設(shè)計綜合面臨的挑戰(zhàn)

這種生產(chǎn)力落差在綜合領(lǐng)域表現(xiàn)得最為明顯。傳統(tǒng)綜合方法的處理能力有限，因而要求將設(shè)計分割成不超過20萬門的子模塊。對于容量達2千萬門的芯片，設(shè)計者可能需要管理100個以上的不同子模塊，以完成一個設(shè)計的綜合。此外，大多數(shù)設(shè)計者更習(xí)慣基于功能或時序分割設(shè)計，相對而言，基于門數(shù)進行分割顯得不夠直觀。當(dāng)前綜合流程的另一個缺陷是它們不能很好地優(yōu)化分立的功能。這正是今天需要獨立數(shù)據(jù)路徑綜合的原因之一。嵌入式FPGA將既需要專門的綜合映射器，又需要在全芯片的背景下進行優(yōu)化。

自十年前出現(xiàn)綜合技術(shù)以來，設(shè)計復(fù)雜性取得了驚人的增長。因此，傳統(tǒng)解決方案的效力正在衰退，這的確不足為奇。

設(shè)計復(fù)雜性還給綜合技術(shù)帶來許多其它問題。當(dāng)一個綜合應(yīng)用必須有效地操作大量設(shè)計數(shù)據(jù)時，存儲器利用率將變成一項真正的挑戰(zhàn)。除了龐大的設(shè)計規(guī)模外，處理計算任務(wù)所需的設(shè)計管理開銷也會使運行時間延長。隨著高復(fù)雜度、高約束性的功能被分解到綜合過程中，IP集成亦成為設(shè)計者必須面臨的另一項挑戰(zhàn)。為了不斷優(yōu)化時序或理順子模塊之間的相關(guān)性，設(shè)計反復(fù)的次數(shù)將會大大增加，從而顯著延長設(shè)計時間。

在把綜合技術(shù)應(yīng)用于復(fù)雜設(shè)計時，所面臨的另一個重要挑戰(zhàn)是保持設(shè)計穩(wěn)定性。當(dāng)把優(yōu)化后的子模塊集成回整個設(shè)計中時，這可能帶來意想不到的復(fù)雜問題。隨著設(shè)計和硅技術(shù)變得越來越復(fù)雜，這些問題的復(fù)雜性將隨之增加。

為了克服綜合工具的上述缺點，設(shè)計者正在采用以下幾種策略。一種是復(fù)雜的外圍工作，如編寫高級腳本。這種基于外圍工作的解決方案雖然能夠達到目的，但通常會過度犧牲結(jié)果的質(zhì)量(QoR)和生產(chǎn)效率。為了使用傳統(tǒng)方法成功地對一個大型ASIC設(shè)計進行綜合，這常常需要擴展的人工腳本，但由人工編寫腳本是極容易出錯的，而且要求設(shè)計者具有很高的腳本編寫技巧。這種方法只能給設(shè)計帶來很少的“增加值”，但卻要消耗寶貴的人力和時間。

另一個策略是專注于寄存器傳輸級(RTL)設(shè)計，然后將RTL交由ASIC供應(yīng)商來綜合與實現(xiàn)。籍此，設(shè)計者可以避免與傳統(tǒng)綜合有關(guān)的麻煩。這種“RTL簽字確認(rèn)(signoff)”方法非常依賴于高質(zhì)量的RTL以及芯片供應(yīng)商愿意為設(shè)計結(jié)果承擔(dān)風(fēng)險的責(zé)任心。設(shè)計者可能會擔(dān)心設(shè)計被交付給那些對設(shè)計及系統(tǒng)問題知之甚少而且不關(guān)心設(shè)計能否成功的公司。

從這些策略的本性來看，它們假定綜合無法改進或者綜合就是瓶頸。然而，綜合是所有高級IC設(shè)計流程中一個根本的組成環(huán)節(jié)。無論由誰來執(zhí)行綜合，只要這種技術(shù)繼續(xù)困擾芯片的實現(xiàn)，我們就會犧牲設(shè)計工作的生產(chǎn)效率和質(zhì)量。因此，綜合是一個必須解決的重要問題。

“自上而下”與“自下而上”

傳統(tǒng)上，解決綜合問題有兩種方法：“自下而上”和“自上而下”。每種方法各有其長處和不足。“自下而上”的方法是指將設(shè)計分割成綜合工具處理容量之內(nèi)的子模塊，從而使每個模塊能夠被獨立處理。這允許局部的重編譯和多處理，從而加速設(shè)計。“自下而上”流程還允許將設(shè)計的某個部分從整體中隔離出來，以進行改進。如果采用得當(dāng)，這能提高結(jié)果的穩(wěn)定性。

按單個模塊計算，“自下而上”法能提供最佳的運行時間，但整體運行時間可能因為項目管理和人工腳本開銷而有所延長。腳本編寫本身很重要，但也容易出錯。此外，這種方法可能會降低結(jié)果的質(zhì)量(QoR)。采用“自下而上”法，綜合工具只能“看見”各個子模塊內(nèi)的優(yōu)化機會，而不能跨越分割界線對整體設(shè)計進行改進。分割的次數(shù)越多，設(shè)計離可能的最佳QoR就越遠。

“自上而下”的綜合方法考慮整個系統(tǒng)級RTL和約束，允許綜合工具在一次操作中優(yōu)化設(shè)計，而不必跨越分割的模塊。與“自下而上”的設(shè)計相比，這種方法可產(chǎn)生最佳的QoR，因為綜合工具是在整個設(shè)計上進行操作。由于不需要人工腳本和管理各種不同的子模塊，它更易于實現(xiàn)。然而，它需要的存儲容量和運行時間使之無法應(yīng)用于大型設(shè)計中。即使很小的設(shè)計改動也要求重新對整個設(shè)計進行綜合，這幾乎是不切實際的。類似地，“自上而下”法要對復(fù)制的模塊單獨進行綜合，與“自下而上”法對復(fù)制模塊一次綜合相比，這將導(dǎo)致更長的運行時間。最后，為了滿足時序要求，布局與布線過程將變得非常反復(fù)。從QoR方面來看，“自上而下”法是理想的解決方案，但從設(shè)計規(guī)?；蚱渌O(shè)計要求來看，它并不是每種設(shè)計的最佳選擇。

多點綜合：面向大型設(shè)計的綜合技術(shù)

無論是單純的“自上而下”法還是單純的“自下而上”法都不是很多設(shè)計的正確解決之道。它們所需要的是集“自上而下”法的易用性及QoR優(yōu)勢與“自下而上”法的高效率及低存儲器需求于一體的方法，而且這種方法仍要能夠被自上而下或自下而上地使用。這一點在大型設(shè)計中尤其重要，因為現(xiàn)有的“自上而下”或“自下而上”流程不能獲得最佳的QoR和運行時間。為了解決這個問題以及百萬門ASIC和可編程系統(tǒng)級芯片(SoC">PSoC)設(shè)計者所面臨的其它挑戰(zhàn)，Synplicity公司開發(fā)了多點(MultiPoint)綜合技術(shù)。

多點綜合技術(shù)針對大型設(shè)計而采用了一種分層方法。與傳統(tǒng)的“自下而上”分層設(shè)計不同，多點綜合技術(shù)能自動分割和優(yōu)化設(shè)計。這是對整個設(shè)計執(zhí)行語言編譯的結(jié)果，語言編譯能創(chuàng)建一種中間格式，它包含所有分層信息以及設(shè)計的關(guān)鍵信息。Synplicity公司的ASIC解決方案使用內(nèi)置的HDL分析工具，允許用戶查看RTL設(shè)計分層或使用Tcl腳本來檢查設(shè)計分層。通過審視邏輯分層，設(shè)計者將選擇應(yīng)該與其余設(shè)計部分分開綜合的分層單元。在分層結(jié)構(gòu)中，這些點被稱為編譯點。

一旦選定編譯點后，時序約束將被施加到每一個點上；這個步驟最初將由人工執(zhí)行，但未來可以自動完成。緊隨其后，將從編譯點開始對最低級別的設(shè)計層進行綜合。隨著每個編譯點被綜合，它會自動創(chuàng)建一個接口邏輯模型(ILM)，并將其傳遞給下一個更高級別的設(shè)計層。最后，頂層是采用來自較低層編譯的ILM以及頂層的任何額外邏輯來實現(xiàn)綜合的。這能減少所需的時間，避免易出錯的腳本，從而使設(shè)計團隊可以將精力集中在設(shè)計的增值方面。

ILM是多點綜合所采用的一項關(guān)鍵技術(shù)。ILM是Synplicity或第三方公司為網(wǎng)表或綜合設(shè)計所編寫的部分網(wǎng)表。它們是包含所有邊界信息或時序分析邏輯的模型，因此能提供可與“自上而下”流程相媲美的QoR。由于ILM只包含從端口到寄存器的邏輯，而所有其它邏輯都被當(dāng)成一個“黑箱子”來處理，因此它們大大降低了對存儲器的需求，并減少了大型設(shè)計綜合的運行時間。

用戶自定義的編譯點是創(chuàng)建ILM的基礎(chǔ)，而且是多點綜合技術(shù)的另一個關(guān)鍵要素。編譯點是能夠被獨立綜合的模塊，然后綜合的結(jié)果被用來綜合其上級模塊或頂層設(shè)計。多點綜合與其它綜合技術(shù)的一個關(guān)鍵區(qū)別在于，它能夠通過三類不同的編譯點(即軟、硬和鎖定編譯點)來控制邊界優(yōu)化的層次。軟編譯點用于完全的邊界優(yōu)化，這意味著端口標(biāo)識可以在綜合期間改變。相反，端口完整性是由硬編譯點保持的。對于鎖定編譯點，模塊內(nèi)的邏輯在優(yōu)化期間能保持不變。因此，用戶自定義的編譯點可以充當(dāng)綜合工具的指令，以便對設(shè)計的某一特定部分進行建模和綜合。由于允許跨邊界的優(yōu)化，這些編譯點使 “自上而下” 的流程可以提供極佳的QoR。

多點綜合技術(shù)正是通過用戶自定義的編譯點和ILM來支持IP集成。它能自動對IP建模，并利用綜合的時序信息。在設(shè)計中充當(dāng)范例的IP既可以在IP模塊內(nèi)又可以在相鄰模塊中進行邏輯優(yōu)化，同時不會影響內(nèi)核自身的端口安排。

對于同一IP模塊的多個范例，多點綜合技術(shù)可以確定每個獨特范例的邊界優(yōu)化條件，而不必對各個范例進行再綜合。多點技術(shù)采用一種獨特的、基于差別的增量綜合方法(見圖1)，它只對確實改變了的編譯點模塊進行再綜合。只有那些因RTL、屬性或約束條件發(fā)生變化而受影響的編譯點才會被重新綜合。通過比較新、舊RTL，多點綜合技術(shù)可以智能地確定哪些變化是實質(zhì)性的，因而有必要執(zhí)行再綜合。例如，RTL時間標(biāo)記的改變、為RTL增加注釋以及約束條件的重新排序都不會啟動再綜合。這造就了高效的綜合，并顯著提高了生產(chǎn)力。通過鎖定編譯點，多點技術(shù)可以確保設(shè)計的穩(wěn)定性，使用戶無需理會模塊的變化。

多點技術(shù)的特點之一是它同時適用于FPGA 和ASIC設(shè)計。通過比較門數(shù)、硬嵌入IP、工藝尺寸、性能及目前的實現(xiàn)成本，我們可以得知這兩種選擇之間的差別正在變得模糊。以大約十萬片的生產(chǎn)水平為例，越來越多的設(shè)計者看到FPGA 與ASIC選擇之間的傳統(tǒng)成本差異正在消失。用于ASIC和FPGA的設(shè)計技術(shù)也日趨融合。以Synplicity公司的產(chǎn)品為例，物理綜合、布局以及形式驗證不再只是ASIC開發(fā)人員才使用的技術(shù)。設(shè)計師將越來越多地在ASIC或FPGA上實現(xiàn)設(shè)計，甚至采用二者的組合，如包含嵌入式FPGA的SoC或包含嵌入式內(nèi)核的PSoC。

正如前面所討論的，多點綜合技術(shù)既可用于ASIC設(shè)計，又可用于FPGA設(shè)計，但ASIC與FPGA設(shè)計人員的關(guān)鍵需求略有不同。

ASIC設(shè)計人員需要有效管理極高的門數(shù)、設(shè)計分割以及與綜合或重構(gòu)設(shè)計有關(guān)的腳本，而FPGA設(shè)計人員通常更需要一個不以犧牲結(jié)果質(zhì)量為代價的快速增量設(shè)計流程。當(dāng)與Altera公司的Logic Lock或Xilinx公司的Modular設(shè)計流程配合使用時，多點綜合流程可以向設(shè)計人員提供一種優(yōu)秀的增量設(shè)計方法，它能鎖定部分設(shè)計，并使之在綜合期間保持不變。這可以使已經(jīng)驗證過的部分設(shè)計保持不變和穩(wěn)定，而只修改真正需要改動的設(shè)計部分。這種方法不僅提供了穩(wěn)定的結(jié)果質(zhì)量，而且顯著減少了每個設(shè)計改動所需的綜合及運行時間。

多點綜合技術(shù)的使用

多點綜合流程簡單明了。首先，設(shè)計者編譯HDL并創(chuàng)建整個設(shè)計的RTL視圖；然后，設(shè)計者基于他們對設(shè)計和關(guān)鍵功能或路徑的理解來定義編譯點。下一步是對整個設(shè)計進行自動時間預(yù)算。一旦確定最初的時間預(yù)算后，設(shè)計者再利用這些預(yù)算對每一個編譯點進行綜合。隨后，系統(tǒng)將自動創(chuàng)建ILM，并執(zhí)行頂層的時序分析和優(yōu)化。在執(zhí)行最初的時間預(yù)算時，多點技術(shù)同時對整個設(shè)計進行操作，以便為各分層模塊創(chuàng)建時序預(yù)算。因為它不必消耗大量時間去創(chuàng)建人工約束條件，所以完成時間預(yù)算的速度比傳統(tǒng)方法快得多。

多點技術(shù)可以達到的結(jié)果如圖2a所示，它是采用0.11微米工藝實現(xiàn)的一個200萬門設(shè)計。與大多數(shù)高級SoC相同，這個特定設(shè)計包含一個可復(fù)制的IP模塊。這個15萬門的模塊被復(fù)制了9遍，并被指定為鎖定編譯點。該可復(fù)制模塊只被映射一次，然后在頂層進行復(fù)制。在較低層的編譯點被綜合之后，利用該可復(fù)制模塊的一個ILM以及余留邏輯的另一個ILM就可以執(zhí)行“自上而下”的綜合，這種方法能減少幾乎80%的計算開銷。與傳統(tǒng)的“自上而下”方法相比(見圖2b)，多點技術(shù)占用的存儲器及運行時間減少了約80%，而且其QoR與直接的“自上而下”綜合相當(dāng)。

與傳統(tǒng)綜合方法相比，多點技術(shù)具有許多優(yōu)勢。傳統(tǒng)方法限制最大的可綜合子模塊規(guī)模為20萬門，而多點技術(shù)一次可以綜合150萬到200萬門的模塊。這意味著設(shè)計者不必根據(jù)工具的存儲器限制來分割設(shè)計，而可以更直觀地根據(jù)設(shè)計的功能或時序來分割設(shè)計。由于采用了基于差別的增量方法并能自動創(chuàng)建ILM和時間預(yù)算，多點技術(shù)提供了一種高生產(chǎn)率的自動化解決方案，其“自上而下”的分層方法能提供可與“自上而下”綜合相媲美的QoR，而且?guī)фi定編譯點的增量綜合還能確保“自下而上”方法的穩(wěn)定性。

多點技術(shù)同時適用于FPGA或 ASIC設(shè)計，這使得開發(fā)人員無需掌握多種不同的工具套件，并可以選擇最佳的實現(xiàn)方案，無論是ASIC、FPGA還是二者的混合體。此外，多點技術(shù)的伸縮性使得設(shè)計人員不必為追隨每一代新的工藝技術(shù)而改變設(shè)計方法。

多點技術(shù)還是一種能滿足未來設(shè)計需要的可擴展、可伸縮平臺。許多設(shè)計者擔(dān)心目前使用的綜合方法不能擴展到下一代設(shè)計中。Synplicity開發(fā)的多點技術(shù)不必改變目前使用的綜合方法，就能適應(yīng)未來設(shè)計的需要。多點綜合的基礎(chǔ)架構(gòu)允許集成新的功能，以支持未來的硬件、操作系統(tǒng)和存儲器結(jié)構(gòu)。