一種應用分段式電容陣列的20 MS/s 10-bit SAR ADC*
所屬分類：技術論文
上傳者：zhoubin333
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標簽： SAR ADC 分段式電容陣列 比較器校準
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文檔介紹：設計了一個10位分辨率，20 MS/s采樣率的逐次逼近型模擬數字轉換器（SAR ADC）。該電路通過采用分段式電容陣列設計，縮短了量化過程中高位電容翻轉后所需要的穩(wěn)定時間，從而提高了量化速度。此外，還提出了一種新穎、高效的比較器校準方法，以較低的成本實現了比較器失調電壓的抑制。該ADC芯片基于180 nm CMOS工藝設計制造，核心面積為0.213 5 mm2。實際測試結果表明，在1.8 V電源電壓、20 MS/s采樣頻率下，該ADC的信號噪聲失真比（SNDR）達到了58.24 dB。
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