高速CMOS輸入DAC中的建立和保持時(shí)間測(cè)量
所屬分類(lèi)：技術(shù)論文
上傳者：ADI
文檔大小：236 K
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文檔介紹：為實(shí)現(xiàn)高速DAC的最佳性能，必須滿(mǎn)足一定的建立和保持時(shí)間要求。在200 MSPS至250 MSPS的時(shí)鐘速率下，F(xiàn)PGA/ASIC/DAC的全部時(shí)序預(yù)算并不是一件小事?？蛻?hù)若要完成時(shí)序驗(yàn)證，必須清楚列出并明確定義數(shù)據(jù)手冊(cè)中的時(shí)序規(guī)格。
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