??? 低功耗" title="低功耗">低功耗設(shè)計(jì)已經(jīng)成為主流設(shè)計(jì)需求，在消費(fèi)電子和無線設(shè)備方面非常盛行。由于讓電池續(xù)航時(shí)間最大化是這些設(shè)備的重要賣點(diǎn)，因此設(shè)計(jì)師必須在芯片中加入功耗管理" title="功耗管理">功耗管理功能。最近，設(shè)計(jì)師開始注意到功耗對環(huán)境的影響，并且有意識地努力降低功耗" title="降低功耗">降低功耗以保護(hù)環(huán)境。因此，降低功耗已經(jīng)成為納米級SoC的一個重要課題。
?? ?低功耗設(shè)計(jì)" title="低功耗設(shè)計(jì)">低功耗設(shè)計(jì)的原則之一是要求在設(shè)計(jì)的初期考慮功耗問題。在典型的SoC設(shè)計(jì)中，80%的功耗在RTL確定之前就已經(jīng)確定，當(dāng)RTL就位后，設(shè)計(jì)師只能影響20%的功耗。傳統(tǒng)的設(shè)計(jì)流程常常是通過各種碰運(yùn)氣的功耗降低技術(shù)來降低RTL之后的功耗。諸如功耗優(yōu)化、門控時(shí)鐘和多電壓優(yōu)化等技術(shù)都在此范圍之內(nèi)。而需要大幅度降低功耗的設(shè)計(jì)師則希望采用目標(biāo)更明確的技術(shù)，在最終RTL確定之前降低功耗。低功耗架構(gòu)選擇、電源關(guān)斷、多供應(yīng)電壓和動態(tài)電壓及頻率縮放（DVFS）等技術(shù)都在此范圍內(nèi)。圖1顯示了在不同設(shè)計(jì)階段的SoC功耗降低情況。
??? 使用目標(biāo)明確的技術(shù)實(shí)現(xiàn)功耗降低會影響到其他設(shè)計(jì)參數(shù)，如面積和時(shí)序。更重要的是，它對設(shè)計(jì)方法學(xué)將會有重大影響。方法學(xué)的影響包括架構(gòu)選擇、驗(yàn)證、合成、測試以及實(shí)現(xiàn)階段。圖2顯示了所造成的影響情況。這種方法學(xué)的挑戰(zhàn)應(yīng)該以兩種方式解決：
??? (1)所用工具應(yīng)該能夠了解各種低功耗技術(shù)" title="低功耗技術(shù)">低功耗技術(shù)帶來的影響，而且應(yīng)該提供出色的自動操作。
?? ?(2)流程中各種工具必須可以方便地進(jìn)行互操作。
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????Cadence已經(jīng)在其完整的低功耗解決方案中解決了這些問題，而且在各種客戶的設(shè)計(jì)中得到了證明。設(shè)計(jì)師使用Cadence解決方案所定義的流程時(shí)，通?？梢垣@得生產(chǎn)效率的兩倍提升，并且將功耗降低40%。此外，很多客戶通過該流程成功實(shí)現(xiàn)了低功耗芯片設(shè)計(jì)。
????????????????????????????????????功耗目標(biāo)規(guī)格
??? 由于設(shè)計(jì)師無法在其設(shè)計(jì)中保持功耗管理的目標(biāo)，因此，早期的設(shè)計(jì)只能依靠EXCEL制表軟件以及口頭交代的方式以盡可能實(shí)現(xiàn)功耗目標(biāo)，這導(dǎo)致了漫長的設(shè)計(jì)迭代以及頻繁的芯片失敗。Cadence發(fā)明了通用功耗格式（CPF）作為保持功耗目標(biāo)規(guī)格的方式。自從其確立以來，已經(jīng)為設(shè)計(jì)鏈中的眾多企業(yè)所接受，而且已經(jīng)成為業(yè)界標(biāo)準(zhǔn)。此外，CPF已經(jīng)通過這些公司的眾多產(chǎn)品的出帶(tapeout)得到了證明。
?? ?CPF的實(shí)用性來自于其所支持的流程。它提供了一種可靠的媒介，用于各設(shè)計(jì)階段之間的信息交換。正如前面所提到的，低功耗設(shè)計(jì)師所面臨的互用性挑戰(zhàn)通過CPF得到了解決。
?????????????????????????????????? 架構(gòu)設(shè)計(jì)與功耗探索
??? 由于對降低芯片功耗的需要越來越迫切，設(shè)計(jì)師采用了多種技術(shù)。今天，設(shè)計(jì)師在其設(shè)計(jì)中會同時(shí)使用多種低功耗技術(shù)以及超過10個的電源域。在架構(gòu)設(shè)計(jì)階段，設(shè)計(jì)師有很多需要選擇的內(nèi)容。架構(gòu)的選擇可以實(shí)現(xiàn)低功耗，例如一個管線化、并行的加法器可能會提供比普通加法器更好的功耗值。在該階段，設(shè)計(jì)師希望了解功耗與其他參數(shù)之間的權(quán)衡。因此，功耗探索就成為一個重要的設(shè)計(jì)階段。Cadence低功耗解決方案提供了一種手段來分析總功耗以及探索在設(shè)計(jì)中使用的多種低功耗技術(shù)。Palladium仿真流程可以通過完整的基于軟件的功耗剖析在極為初期的階段精確估計(jì)動態(tài)功耗。設(shè)計(jì)師甚至可以使用該模擬環(huán)境探索多種功耗管理方案。探索階段試圖解答設(shè)計(jì)師的兩個重要問題：(1)能否使用該低功耗技術(shù)實(shí)現(xiàn)功耗目標(biāo)(功耗原型)；(2)能否在設(shè)計(jì)中的附加模塊上使用功耗管理（功耗剖析）。圖3是功耗探索階段的一個實(shí)例。
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????????????????????????????????????? 低功耗驗(yàn)證
??? 功耗管理驗(yàn)證的目標(biāo)是解決以下重要問題：
?? ?(1)是否會因?yàn)楣墓芾韼硪恍┬碌墓δ苠e誤？
?? ?(2)低功耗技術(shù)在芯片中能否正確運(yùn)作？
?? ?Cadence低功耗解決方案通過提供RTL級驗(yàn)證、簽收級驗(yàn)證以及在各階段之間的驗(yàn)證，全面解決功耗管理驗(yàn)證問題。首先是從功耗目標(biāo)確認(rèn)開始，針對該設(shè)計(jì)對CPF進(jìn)行檢查以實(shí)現(xiàn)一致性。大量聲明會被自動生成，而這些聲明又可以被用于檢驗(yàn)設(shè)計(jì)。低功耗技術(shù)的仿真不僅消除了設(shè)計(jì)中的所有錯誤，而且將覆蓋面拓展到了設(shè)計(jì)中的多種功耗模式。最后，簽收驗(yàn)證可以確保芯片能夠被出帶。簽收驗(yàn)證可以發(fā)現(xiàn)晶體管級的功耗問題，例如隱蔽漏泄。圖4顯示了全面低功耗驗(yàn)證的流程圖。
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??????????????????????????????????? 低功耗設(shè)計(jì)的合成與測試
??? 合成階段是低功耗設(shè)計(jì)的一個重要階段，其中的RTL實(shí)現(xiàn)為門級網(wǎng)表。在該階段中，設(shè)計(jì)師會獲得時(shí)序、面積和功耗的物理特征。由于在這些特征之間存在權(quán)衡，因此合成時(shí)必須了解這些因素，以便進(jìn)行有效權(quán)衡。Cadence低功耗解決方案包括合成階段，可以在提供給設(shè)計(jì)師最低功耗的同時(shí)滿足時(shí)序和面積目標(biāo)。此外，與市面上的其他合成工具不同，Cadence解決方案可以自上而下地解決該問題，也可以減少總運(yùn)行時(shí)間。該合成引擎還可以掌握所有這些高級低功耗技術(shù)，并使其自動進(jìn)行。它可以讀取CPF以了解功耗目標(biāo)，并且為設(shè)計(jì)生成電源域和其他信息。它可以自動插入電平轉(zhuǎn)換器、隔離單元和狀態(tài)保留寄存器。配合網(wǎng)表轉(zhuǎn)換，它還提供了功耗分析能力，可以在多種功耗模式中分析功耗。
??? 在合成的同時(shí)，另外一個重要方面是測試。測試工具必須是對功耗敏感的，因?yàn)樵诋?dāng)今的設(shè)計(jì)中，多數(shù)功耗是在測試中被消耗的，因?yàn)橥瑫r(shí)有很大比例的網(wǎng)絡(luò)切換。Cadence低功耗解決方案包含降低測試模式中功耗的技術(shù)。它采用智能的供給，可以大幅度降低切換率。測試工具也是功耗敏感型的，掃描鏈的插入可以確保掃描鏈被那些將要關(guān)斷的模塊隔離開。
????????????????????????????????????? 低功耗的實(shí)現(xiàn)
??? 低功耗技術(shù)的實(shí)現(xiàn)是芯片功耗管理的關(guān)鍵。首先，其實(shí)現(xiàn)應(yīng)該按照電源域執(zhí)行。一個電源域中的各組件不應(yīng)被放到不同的電源域中。此外在執(zhí)行時(shí)還要保證將電平轉(zhuǎn)換器和隔離單元放置在正確的位置上。這些單元的連通性從信號和功耗角度兩方面都是很重要的。Cadence低功耗解決方案可以讓很多功能都自動執(zhí)行，給設(shè)計(jì)師一個完美的低功耗實(shí)現(xiàn)流程。實(shí)現(xiàn)工具可以讀取CPF，并了解設(shè)計(jì)師對SoC的功耗目標(biāo)。其他功能(如時(shí)鐘樹綜合和物理優(yōu)化)都是對功耗敏感的，進(jìn)一步為設(shè)計(jì)師減輕了負(fù)擔(dān)。信號完整性和制造效應(yīng)都與功耗一起考慮，這樣就可以保證芯片結(jié)構(gòu)的正確。執(zhí)行工具還解決了可變性問題，它采用最好的方法進(jìn)行預(yù)防，并使用精確的分析工具評估其影響。
?? ?使用實(shí)現(xiàn)工具內(nèi)置的精確簽收檢查，設(shè)計(jì)師可以實(shí)現(xiàn)快速而無風(fēng)險(xiǎn)的出帶。
??? 總的來說，Cadence使用了一種完整的解決方案解決低功耗IC設(shè)計(jì)問題。如今，該流程與高級低功耗技術(shù)搭配已經(jīng)被用于90多種SoC的設(shè)計(jì)。這是業(yè)界當(dāng)前已被認(rèn)可的一種重要的低功耗解決方案。它完全支持業(yè)界標(biāo)準(zhǔn)的通用功耗格式，有望成為設(shè)計(jì)師設(shè)計(jì)低功耗SoC的最佳選擇。