摘 要： 帶寬和數(shù)據(jù)速率的提高需要更多、更快的收發(fā)器。各種標(biāo)準(zhǔn)以及對優(yōu)異的背板信號完整性和協(xié)議兼容性的需求推動了數(shù)字器件收發(fā)器技術(shù)的創(chuàng)新與發(fā)展。為滿足不同市場和應(yīng)用的需求，數(shù)字器件必須在密度和特性上達(dá)到最佳組合，同時滿足性能、功耗和成本目標(biāo)。本文介紹了如何利用Altera最全面的收發(fā)器定制邏輯系列產(chǎn)品和技術(shù)創(chuàng)新來滿足這些需求。
關(guān)鍵詞： 收發(fā)器；FPGA；高速串行接口；信號完整性
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84輛燃?xì)廨啓C(jī)列車在同一天由羅馬駛往米蘭，時速達(dá)到250 km/h。載有50名乘客的A列車于10：00發(fā)車，直達(dá)目的地。載有75名乘客的B列車于10：10發(fā)車，行駛在與A列車并行的軌道上。載有60名乘客的C列車于10：05發(fā)車，其行駛軌道必須繞過一條河。其余的81輛列車于11：55發(fā)車，行駛在L形軌道上。您必須保證所有84輛列車于14：17同時到達(dá)，把193名乘客送達(dá)目的地。84輛列車總功率不能大于486 225 kW，平均票價不能超過24.99歐元。如果有一輛高速電氣列車，時速能夠達(dá)到400 km/h，可提供300個坐席，那么情況會怎樣呢？現(xiàn)在不急于回答這一問題，我們先討論解決這些問題的某些方法。
這可能會令人感到奇怪，而這恰恰是隨著系統(tǒng)帶寬需求不斷增長，系統(tǒng)規(guī)劃人員和設(shè)計人員所面臨的問題。即使在當(dāng)前的經(jīng)濟(jì)形勢下，在新興市場越來越強(qiáng)烈的需求推動下，帶寬和數(shù)據(jù)速率仍在不斷提高。據(jù)金字塔研究公司2008年11月發(fā)布的《2008年至2013年移動用戶和收益預(yù)測：新興市場的機(jī)遇》報告，“2008年至2013年，移動用戶的數(shù)量將從40億增加到58.5億，復(fù)合年度增長率達(dá)到7.9％。用戶增長最快的地區(qū)是非洲、中東和亞洲，而歐洲在全球的用戶比例會下降?！痹谝延惺袌鲆约鞍l(fā)展中市場上，越來越多的消費(fèi)者希望提供更多的流媒體(視頻點(diǎn)播、電影和電視)以及在線游戲等節(jié)目內(nèi)容，同樣推動了這一趨勢的發(fā)展。服務(wù)商不得不提供更多的增值服務(wù)，例如IP承載語音和交互式家庭網(wǎng)絡(luò)等功能，以維持收益。
人們對移動和固網(wǎng)寬帶服務(wù)的要求越來越高，促使硬件設(shè)備使用更多的高速串行收發(fā)器，這些器件采用了多種數(shù)據(jù)速率，從幾Mb/s到數(shù)百Gb/s不等。
高速應(yīng)用實例及要求
在固網(wǎng)接入、傳輸以及聯(lián)網(wǎng)設(shè)備中，以太網(wǎng)已經(jīng)發(fā)展成為當(dāng)今應(yīng)用最廣泛的物理層和鏈路層協(xié)議。而10 GbE是目前最快的標(biāo)準(zhǔn)，帶寬需求推動了40 Gb/s系統(tǒng)的產(chǎn)生，很有可能替代基于SONET/SDH的平臺。供應(yīng)商也在尋找10 Gb/s以上的技術(shù)，開始開發(fā)40 Gb/s和100 Gb/s以太網(wǎng)解決方案。圖1所示為典型通信基礎(chǔ)設(shè)施中帶有收發(fā)器的FPGA。雖然有些理想化，這些供應(yīng)商還是希望能夠利用現(xiàn)有的技術(shù)和基礎(chǔ)設(shè)施，從10 Gb/s過渡到40 Gb/s，直至100 Gb/s，以避免過多的資金投入。
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雖然以太網(wǎng)協(xié)議在上述應(yīng)用領(lǐng)域使用非常普遍，但是由于其不確定性，不能在重要安全系統(tǒng)中實現(xiàn)冗余保護(hù)，因此在工業(yè)自動化市場上的應(yīng)用增長比較緩慢，如圖2所示。而以太網(wǎng)技術(shù)的進(jìn)步，例如速率的提高、擴(kuò)展規(guī)范以支持冗余鏈路等，使得工業(yè)自動化設(shè)備供應(yīng)商再次關(guān)注以太網(wǎng)技術(shù)，認(rèn)為它是使用現(xiàn)有設(shè)備實現(xiàn)標(biāo)準(zhǔn)化工業(yè)網(wǎng)絡(luò)的低成本、高性能、可靈活更新的解決方案。然而，這些生產(chǎn)商仍然需要靈活的解決方案來支持現(xiàn)有的現(xiàn)場總線協(xié)議，例如Modbus、PROFIBUS和SERCOS I/II等，同時能夠過渡到EtherCAT、PROFINET和SERCOS III等更高級的工業(yè)以太網(wǎng)協(xié)議。
隨著系統(tǒng)互聯(lián)需求的增長，PCI Express(PCIe)規(guī)范已經(jīng)大大提高了帶寬，目前的PCIe Gen 2支持5 Gb/s的帶寬速率，而今后的PCIe Gen 3將支持8 Gb/s的帶寬速率。隨著性能和靈活性的提高，PCIe規(guī)范再次成為芯片至芯片、電路板和背板互聯(lián)的主要協(xié)議。這也促使設(shè)計人員在PC以外的應(yīng)用中使用PCIe協(xié)議，例如通信設(shè)備、I/O擴(kuò)展器和嵌入式應(yīng)用等。
雖然不同的工業(yè)和應(yīng)用領(lǐng)域都使用了高速串行接口，而推動技術(shù)創(chuàng)新的關(guān)鍵需求都非常相似。各個應(yīng)用領(lǐng)域一直要求降低成本，提高性能，同時能夠與不斷發(fā)展的標(biāo)準(zhǔn)保持同步。系統(tǒng)越靠近最終用戶側(cè)，對成本和功耗就越敏感，收發(fā)器帶寬、速率和通道數(shù)量也趨于減少。此外，隨著實際應(yīng)用中處理需求的變化，器件密度和特性的關(guān)系也在不斷變化。而且，在目前市場越來越大的壓力下，設(shè)計團(tuán)隊規(guī)模不斷減小，可使用的資源也逐漸減少了，因此，非常有必要進(jìn)一步提高集成度。
帶有收發(fā)器的FPGA系列器件
解決這些關(guān)鍵市場需求以及設(shè)計挑戰(zhàn)的最佳解決方案是采用系列可編程器件，這些器件具有高性能并行處理能力，提供嵌入式高速串行收發(fā)器，例如Altera公司提供的40 nm Stratix IV和Arria II GX FPGA以及HardCopy ASIC等?；谂_積電(TSMC)業(yè)界領(lǐng)先的40 nm工藝，Altera采用了同樣成熟可靠的收發(fā)器體系結(jié)構(gòu)來開發(fā)帶有收發(fā)器的Stratix IV和Arria II GX FPGA以及HardCopy ASIC，在每一器件中，集成收發(fā)器模塊針對目標(biāo)應(yīng)用進(jìn)行了優(yōu)化。這種體系結(jié)構(gòu)非常適合寬帶串行接口應(yīng)用。
對于GPON、IP DSLAM、遠(yuǎn)程射頻前端等對成本和功耗敏感、又需要很多功能的應(yīng)用，Arria II GX系列提供低密度到中等密度范圍的器件，其最大收發(fā)器數(shù)據(jù)速率達(dá)到3.75 Gb/s。對于性能要求較高的無線基站、高端路由器和軍用雷達(dá)高級傳感器等應(yīng)用，Stratix IV GX FPGA提供最大的密度、最好的性能以及最低的功耗，收發(fā)器速率高達(dá)8.5 Gb/s，48個收發(fā)器提高了帶寬，其豐富的功能可支持背板應(yīng)用和高速協(xié)議，其優(yōu)異的信號完整性保證了與PCIe Gen2和CEI-6等協(xié)議的兼容性。Stratix IV GT具有業(yè)界最高的11.3 Gb/s收發(fā)器數(shù)據(jù)速率，支持40 Gb/s/100 Gb/s以太網(wǎng)應(yīng)用。HardCopyIV GX ASIC滿足了對成本和功耗敏感的大批量應(yīng)用需求。其性能與用作原型開發(fā)器件的Stratix IV GX FPGA相當(dāng)。Altera這種獨(dú)特的設(shè)計方法基于統(tǒng)一的工具包，實現(xiàn)了從FPGA原型開發(fā)到完整ASIC的解決方案，支持集成了6.5 Gb/s收發(fā)器的低風(fēng)險ASIC。
支撐系列產(chǎn)品的關(guān)鍵技術(shù)
系列產(chǎn)品的主要優(yōu)勢是采用通用邏輯和收發(fā)器體系結(jié)構(gòu)，綜合考慮了性能、功耗和成本。這樣，就可以重新使用已有工藝代的技術(shù)，逐步進(jìn)行改進(jìn)，發(fā)揮每一新工藝節(jié)點(diǎn)的優(yōu)勢，同時進(jìn)行技術(shù)創(chuàng)新，滿足技術(shù)重用無法實現(xiàn)的需求。部分關(guān)鍵技術(shù)包括工藝技術(shù)、支持可編程功耗技術(shù)的功耗和性能優(yōu)化措施、支持預(yù)加重和均衡的高速收發(fā)器，以及在PCIe等協(xié)議上應(yīng)用硬核知識產(chǎn)權(quán)(IP)等。
工藝技術(shù)和40 nm的優(yōu)勢
與之前的65 nm節(jié)點(diǎn)以及最近的45 nm節(jié)點(diǎn)相比，40 nm工藝有很大的優(yōu)勢。最顯著的一點(diǎn)在于其具有更高的集成度，半導(dǎo)體生產(chǎn)商可以在更小的管芯中集成更多的功能，生產(chǎn)出密度更高的器件。40 nm工藝縮短了邏輯門長度，提高了性能。40 nm的阻抗進(jìn)一步減小，從而提高了驅(qū)動能力，實現(xiàn)了性能更好的晶體管。應(yīng)變硅技術(shù)的應(yīng)用使電子和空穴的移動能力提高30%，晶體管性能也相應(yīng)提高近40%，從而使整體性能得以提高。
功耗和性能優(yōu)化
雖然密度和性能的提高非常有意義，但是，當(dāng)今系統(tǒng)開發(fā)人員在設(shè)計中需要著重考慮的問題是功耗。40 nm節(jié)點(diǎn)在功耗上也有一定的優(yōu)勢，與45 nm相比，更小的工藝尺寸導(dǎo)致動態(tài)功耗的雜散電容減小了15％。
但是，工藝尺寸的降低卻增大了待機(jī)功耗。Altera使用多種方法來降低靜態(tài)功耗，包括多閾值晶體管、長度不同的晶體管溝道、三重氧化等，并且在配置邏輯等對性能要求不高的FPGA區(qū)域綜合考慮性能和功耗。除了常用的電路設(shè)計方法，Altera還引入了65 nm Stratix III FPGA的可編程功耗技術(shù)來降低靜態(tài)功耗。該技術(shù)使靜態(tài)功耗降低了70%，在設(shè)計中以最低的功耗自動實現(xiàn)最好的性能。這一創(chuàng)新技術(shù)利用了這一事實——在典型設(shè)計中，全部邏輯中只有很少一部分用在關(guān)鍵時序通道上。Altera的Quartus II開發(fā)軟件自動確定設(shè)計中每一通道的松弛余度，通過調(diào)整晶體管的反向偏置電壓，將晶體管自動設(shè)置為合適的模式——高性能或者低功耗。
高速串行收發(fā)器
Altera的高速收發(fā)器模塊在物理介質(zhì)附加(PMA)和物理編碼子層(PCS)使用通用體系結(jié)構(gòu)，如圖3所示。根據(jù)設(shè)計要求，可以旁路PCS中的模塊。
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PMA用于模擬電路中，其功能包括：
· 時鐘數(shù)據(jù)恢復(fù)(CDR)；
· 串化器/解串器(SERDES)；
· 可編程預(yù)加重和均衡；
· I/O緩沖，支持動態(tài)可控設(shè)置(輸出差分電壓和差分OCT)。
PCS提供數(shù)字功能以適應(yīng)背板、芯片至芯片以及芯片至模塊應(yīng)用的多種關(guān)鍵協(xié)議(例如，PCI Express、GbE、XAUI)。這些數(shù)字模塊為增強(qiáng)協(xié)議支持而進(jìn)行了優(yōu)化，減少了實現(xiàn)物理層協(xié)議所需要的器件資源，同時降低了功耗。將這些模塊與特定的IP和參考設(shè)計相結(jié)合，可提供完整的協(xié)議解決方案，縮短設(shè)計周期，降低風(fēng)險。
面向PCIe的硬核IP
PCIe的廣泛應(yīng)用推動了集成PCIe功能的發(fā)展，在實際中它作為預(yù)驗證和符合標(biāo)準(zhǔn)的硬核IP模塊來實現(xiàn)。PCIe的突出優(yōu)勢是能夠大大節(jié)省資源(最大40 K LE)、降低功耗，其編譯時間更短，從而縮短了設(shè)計周期。集成硬核IP模塊嵌入在PCIe協(xié)議棧的所有層中，包括收發(fā)器模塊、物理層、數(shù)據(jù)鏈路層和協(xié)議層。PCIe硬核IP模塊符合主要的PCI-SIG規(guī)范。
通用IP系列產(chǎn)品和開發(fā)環(huán)境
所有Altera定制邏輯器件都具有效能優(yōu)勢，包括統(tǒng)一全面的設(shè)計軟件、一組通用IP內(nèi)核，并提供各種參考設(shè)計和設(shè)計實例。
帶寬和數(shù)據(jù)速率的提高需要更多、更快的收發(fā)器。各種標(biāo)準(zhǔn)以及對優(yōu)異的背板信號完整性和協(xié)議兼容性的需求推動了數(shù)字器件收發(fā)器技術(shù)的創(chuàng)新與發(fā)展。為滿足不同市場和應(yīng)用的需求，數(shù)字器件必須在密度和特性上達(dá)到最佳組合，同時滿足性能、功耗和成本目標(biāo)。Altera的40 nm收發(fā)器FPGA與HardCopy ASIC技術(shù)創(chuàng)新以及重新使用已有技術(shù)可以滿足這些需求，提供了最全面的收發(fā)器定制邏輯系列產(chǎn)品。