在有限帶寬內(nèi)傳輸高清晰度數(shù)字電視" title="數(shù)字電視">數(shù)字電視對視頻、音頻壓縮編碼" title="音頻壓縮編碼">音頻壓縮編碼和信道編碼" title="信道編碼">信道編碼都提出了更高的要求，而且在進(jìn)行地面?zhèn)鬏數(shù)那闆r下無線環(huán)境的各種衰減和干擾也不可避免，同時考慮到移動環(huán)境下的接收需求，在新一代的地面數(shù)字電視傳輸系統(tǒng)中必需引入無線通信的最新技術(shù)。數(shù)字電視廣播和現(xiàn)代數(shù)字通訊技術(shù)的結(jié)合，使得傳統(tǒng)的電視傳媒得以在通信網(wǎng)絡(luò)的基礎(chǔ)上新生。
清華大學(xué)在綜合吸收國外已有高清晰度數(shù)字電視標(biāo)準(zhǔn)優(yōu)點的基礎(chǔ)上，完全自主地開發(fā)完成了地面數(shù)字多媒體電視廣播傳輸協(xié)議DMB-T并申請了職務(wù)發(fā)明專利。在深圳舉行的第二屆中國國際高新技術(shù)成果交易會上，清華大學(xué)對此項技術(shù)進(jìn)行了全面展示，得到眾多專家的肯定。
在DMB-T系統(tǒng)設(shè)計中采用了Cadence公司的系統(tǒng)級設(shè)計與仿真軟件SPW Signal Processing Worksystem。在大型系統(tǒng)設(shè)計中只有實現(xiàn)算法和系統(tǒng)級的優(yōu)化，才能對系統(tǒng)性能有極大的提升，因為它比底層優(yōu)化具有更大的優(yōu)化空間。
以Cadence公司的軟件工具為例相應(yīng)的系統(tǒng)級設(shè)計流程如圖1所示。
傳統(tǒng)的電子設(shè)計流程通常從硬件描述語言VHDL或Verilog開始直接進(jìn)行與硬件相關(guān)的優(yōu)化而真正高層算法的優(yōu)化十分有限。這種設(shè)計思想在系統(tǒng)規(guī)模較小，相應(yīng)算法也較成熟時比較適用，而現(xiàn)在電子設(shè)計的規(guī)模越來越大，復(fù)雜度越來越高，很大的工作量都會集中在前期的高層算法開發(fā)上，以前的流程將不再滿足需要。
系統(tǒng)級設(shè)計方法是指設(shè)計時首先利用專門的系統(tǒng)級設(shè)計工具如SPW來進(jìn)行算法開發(fā)，與傳統(tǒng)設(shè)計方法不同的是系統(tǒng)級設(shè)計工具可以使用戶從繁瑣的硬件實現(xiàn)中解脫出來，集中精力于相應(yīng)的算法開發(fā)，通過仿真來驗證系統(tǒng)算法的可行性并得到性能指標(biāo)。算法確定之后，設(shè)計者再通過硬件設(shè)計系統(tǒng)(Hardware Design System)和軟硬件協(xié)同仿真接口Co-Sim把系統(tǒng)級設(shè)計的結(jié)果轉(zhuǎn)換為硬件描述語言VHDL或Verilog，再用FPGA或ASIC" title="ASIC">ASIC實現(xiàn)。
1 理想系統(tǒng)仿真
數(shù)字電視傳輸系統(tǒng)涉及調(diào)制、編碼、發(fā)送和接收、解碼、解調(diào)諸多子系統(tǒng)，但信道的建模對系統(tǒng)性能具有重要意義。DMB-T中采用的核心技術(shù)是OFDM正交頻分復(fù)用，在信道估計和同步算法上比歐洲的DVB-T有很大改進(jìn)。在設(shè)計方法學(xué)上，可先考慮建立信道噪聲和干擾不存在的理想傳輸信道，著重調(diào)制、解調(diào)、編碼與解碼系統(tǒng)的設(shè)計，先建立一個理想的系統(tǒng)模型。
對調(diào)制方式、糾錯外碼、時域和頻域的交織編碼、糾錯內(nèi)碼的描述如圖2所示。
在調(diào)制和編碼過程中提供了若干種可選的模式，如外碼選用高數(shù)據(jù)率的RS208200或高保護(hù)率的RS208188等。這主要是為了對不同的數(shù)據(jù)提供不同的優(yōu)先級和保護(hù)級別，達(dá)到分層傳輸?shù)哪康摹?br />
理想系統(tǒng)仿真主要是為了驗證系統(tǒng)信號傳輸流程的正確性。本設(shè)計是一個數(shù)字電視的設(shè)計，所以最直觀的方法就是對傳輸系統(tǒng)輸入一個MPEG2的碼流，在系統(tǒng)輸出端觀察接收到的碼流并用MPEG2播放器播放，這樣可以看到理想系統(tǒng)中整個數(shù)據(jù)通道的設(shè)計是完全正確的。用SPW可以方便地調(diào)整參數(shù)及替換相關(guān)的模塊，以便系統(tǒng)的總體性能最佳。相應(yīng)的接收過程是解碼、解交織、解調(diào)制的過程，選用何種模式及選用什么參數(shù)只需在設(shè)計中簡單地修改即可，不斷調(diào)整參數(shù)和模塊可實現(xiàn)系統(tǒng)總體性能的最優(yōu)化。
可以看出，DMB-T具有很強的前向糾錯能力。從理論上來說，采用OFDM調(diào)制在接收機(jī)中的FFT可以平滑掉短持續(xù)時間的各種脈沖，所以應(yīng)該對時間域的脈沖干擾更為健壯；而高保護(hù)率的RS 208 188 碼和 104 2 、 52 4 模式的交織編碼也使DMB-T具有很強的抗脈沖干擾能力。
DMB-T采用OFDM正交多載波調(diào)制，使用大量子載波來進(jìn)行數(shù)據(jù)傳輸，單頻干擾會損害少量子載波，而丟失的數(shù)據(jù)很容易就可以通過糾錯編碼來糾正。所以DMB-T也具有很強的抗單頻干擾能力。
用通用的比較標(biāo)準(zhǔn)來看，在AWGN信道下DMB-T對SDTV的載噪比容限 Eb/No 為7.8Db 而對HDTV的載噪比容限為10.8dB。這里利用了分層傳輸?shù)乃枷?，有兩個不同的結(jié)果，但即使是對于HDTV來說DMB-T也具有較為突出的抗噪性能。
2 高斯白噪聲AWGN和多徑性能研究
在建立理想系統(tǒng)以后需要添加多徑信道模型和相應(yīng)的信道估計及處理模塊，因多徑建模和信道估計算法相對較為復(fù)雜，故仿真較耗時。除了參數(shù)仿真，還做了MPEG2碼流的仿真。用SPW得到的仿真界面如圖3所示。
可用鼠標(biāo)調(diào)節(jié)圖中的按鈕和滾動條，從而達(dá)到交互式調(diào)整系統(tǒng)參數(shù)的目的。圖右上角對應(yīng)美國和歐洲定義的無線信道多徑模型，設(shè)計中點擊相應(yīng)按鈕加入對應(yīng)的多徑模型，就可以得到相應(yīng)的仿真結(jié)果。對于指定的多徑模型，可調(diào)整信噪比觀察不同的仿真結(jié)果。用戶仿真時可選圖3右上角的adjustable multipath按鈕任意設(shè)定多徑模型并設(shè)定圖3右半部分的多徑參數(shù)和完成相應(yīng)仿真。圖3對應(yīng)美國標(biāo)準(zhǔn)mpath_b信道模型，而左下部分是本系統(tǒng)根據(jù)接收信號作出的信道估計結(jié)果?？梢钥闯鲞@兩者是非常匹配的。
DMB-T系統(tǒng)中是在時域插入序列，利用信道的沖擊響應(yīng)來進(jìn)行信道估計，對數(shù)據(jù)傳輸率的影響為7%。高斯噪聲和時變信道對本信道估計算法的影響并不大，而且由于在開發(fā)設(shè)計過程中對算法進(jìn)行了較多的優(yōu)化與改進(jìn)，所以本系統(tǒng)在抗多徑干擾方面具有突出的性能，對移動接收環(huán)境尤其適用。對系統(tǒng)參數(shù)的仿真結(jié)果如圖4所示。
3 系統(tǒng)同步性能仿真
為了評估系統(tǒng)的同步性能，設(shè)計了專門的同步電路，包括transmitter、Code acquisition、STR、AFC、FFT和Channel Estimation等部分，完整地實現(xiàn)了系統(tǒng)同步功能。仿真的交互式界面如圖5所示。
圖5中的Time ms 域示出的是實際系統(tǒng)運行的時間與仿真時間不同，下面各域表示頻率偏移、時間偏移以及設(shè)計系統(tǒng)同步電路估計出來的頻偏和時偏，在捕獲同步序列后Code Acquisition Lock″域由紅變綠，右半部分的域表示了信道估計之前和之后對應(yīng)的星座圖。從仿真可以得到整個碼同步捕獲時間僅僅需要5ms 這比同類系統(tǒng)的同步時間大大縮短，且時偏和頻偏的糾正都達(dá)到了設(shè)計要求。
在DMB-T中同時利用了時域和頻域的信息進(jìn)。
采樣時鐘同步，利用擴(kuò)頻偽隨機(jī)PN序列進(jìn)行載波同步，信號的捕獲時間縮短為5ms，并在20ms以內(nèi)就能夠完成時域和頻域糾正，系統(tǒng)實現(xiàn)同步。
4 設(shè)計實現(xiàn)的流程
以往的設(shè)計流程中沒有系統(tǒng)級仿真這一步，通常是在硬件完成以后才能進(jìn)行修改和優(yōu)化，而在系統(tǒng)級這個層次上進(jìn)行的算法優(yōu)化和參數(shù)調(diào)整不僅成本低，而且效率也很高。通過不斷調(diào)整系統(tǒng)參數(shù)和改進(jìn)相關(guān)算法得到最優(yōu)性能和理論上的最優(yōu)參數(shù)。從前面可以看出，采用SPW軟件進(jìn)行系統(tǒng)級設(shè)計與仿真可以讓設(shè)計者把主要的精力放在系統(tǒng)的算法實現(xiàn)及優(yōu)化上，而不必過多地考慮具體硬件實現(xiàn)。
當(dāng)這些系統(tǒng)級仿真都全部完成以后，如圖1的流程圖所示，采用Cadence公司的硬件設(shè)計系統(tǒng)HDS、Verilog仿真軟件Verilog-XL和NC-Verilog、SPW和Verilog協(xié)同仿真軟件等把SPW中的系統(tǒng)級設(shè)計轉(zhuǎn)換為RTL級的Verilog硬件描述語言，用FPGA實現(xiàn)、PCB布板進(jìn)行驗證。對FPGA實現(xiàn)的原型樣機(jī)進(jìn)行實地測試以后，可以把完整的設(shè)計做成專用集成電路ASIC。