近日，納米電子與數(shù)字技術研發(fā)創(chuàng)新中心imec與楷登電子（美國Cadence公司）今日聯(lián)合宣布，得益于雙方的長期深入合作，業(yè)界首款3nm測試芯片成功流片。該項目采用極紫外光刻（EUV）技術，193浸沒式（193i）光刻技術設計規(guī)則，以及Cadence?Innovus?設計實現(xiàn)系統(tǒng)和Genus?綜合解決方案，旨在實現(xiàn)更為先進的3nm芯片設計。

Imec為測試芯片選擇了業(yè)界通用的64-bitCPU，并采用定制3nm標準單元庫及TRIM金屬的流程，將繞線的中心間距縮短至21nm。Cadence與imec攜手助力3nm制程工藝流程的完整驗證，為新一代設計創(chuàng)新保駕護航。

CadenceInnovus設計實現(xiàn)系統(tǒng)是大規(guī)模的并行物理實現(xiàn)系統(tǒng)，幫助工程師交付高質(zhì)量設計，在滿足功耗、性能和面積（PPA）目標的同時縮短產(chǎn)品上市時間。CadenceGenus綜合解決方案是新一代高容量RTL綜合及物理綜合引擎，滿足最新FinFET工藝的節(jié)點需求，并將RTL設計效率提高達10倍。

項目期間，EUV技術及193i光刻規(guī)則皆經(jīng)過測試，以滿足所需分辨率；并在兩種不同的圖案化假設下比較了PPA目標。

“隨著芯片制程工藝深入到3nm節(jié)點，互連參數(shù)顯得愈加關鍵，“imec半導體技術與系統(tǒng)事業(yè)部執(zhí)行副總裁AnSteegan表示。”我們在測試芯片上投入了大量精力，助力互連參數(shù)的可測量和優(yōu)化，以及3nm制程工藝的驗證。

同時，Cadence數(shù)字解決方案也讓3nm工藝的實現(xiàn)萬事俱備。Cadence完美集成的工作流讓該解決方案的采納更加簡單，幫助我們的工程設計團隊在開發(fā)3nm規(guī)則集的時候保持高效。”

“Imec領先的基礎設施讓生產(chǎn)前創(chuàng)新領先于業(yè)界需求成為可能，是EDA行業(yè)的關鍵合作伙伴，“Cadence公司全球副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理Chin-chiTeng博士表示?！拔覀兣cimec的合作在2015年成功流片業(yè)界首款5nm芯片的基礎上繼續(xù)深化，此次3nm測試芯片的成功流片標志著全新的里程碑，繼續(xù)引領未來先進節(jié)點移動設計領域的變革?！?/p>