壓控振蕩器（VCO）是一種由電壓控制輸出頻率的振蕩器，是無線通信系統(tǒng)中一個重要的模塊，也是鎖相環(huán)電路（PLL）的核心，它的相位噪聲、靈敏度等參數(shù)直接影響PLL的最終性能。環(huán)形振蕩器比電感電容諧振壓控振蕩器(LC VCO)有很多顯著的優(yōu)勢：不需電感元件，節(jié)省芯片面積，節(jié)省成本，調(diào)諧范圍寬，并且很容易實現(xiàn)多相位。不過，環(huán)形振蕩器的相位噪聲性能通常要稍差一些。綜合考慮其功耗低、面積小和集成高等優(yōu)點，環(huán)形振蕩器被廣泛應(yīng)用在通信領(lǐng)域。目前，低功耗、低噪聲、寬調(diào)諧的新型環(huán)形振蕩器結(jié)構(gòu)吸引了眾多學(xué)者投入研究，例如文獻[1]中設(shè)計了一種頻率范圍為2.05 GHz～3.35 GHz的環(huán)形振蕩器，其相位噪聲為-89.6 dBc/Hz@1 MHz，核心電路的功耗為18.36 mW，不過，其功耗較大，不能滿足在無線通訊系統(tǒng)中的低功耗要求。針對振蕩器存在的功耗大、噪聲大、線性度差等問題，提出了一種新型環(huán)形振蕩器結(jié)構(gòu)，該環(huán)形振蕩器的頻率范圍為0.2 GHz～3.8 GHz，產(chǎn)生8相位，相位噪聲為-91.34 dBc/Hz@1 MHz。

1 環(huán)形振蕩器

1.1 環(huán)形振蕩器

    環(huán)形振蕩器的核心結(jié)構(gòu)是在一個振蕩頻率處呈正反饋的環(huán)路，如圖1所示。

    圖中，H_A(ω)是基本放大器的傳輸函數(shù)，H_F(ω)為反饋網(wǎng)絡(luò)的傳輸函數(shù)。反饋系統(tǒng)的閉環(huán)增益為式(1)：

    環(huán)形振蕩器的工作原理是環(huán)路傳輸函數(shù)僅在一個頻率點上滿足Barkhausen判據(jù)，即在某一頻率ω下滿足式(2)就可以產(chǎn)生振蕩。

其中，ω₀表示輸入電壓為0的輸出頻率，K_VCO為VCO的增益，單位為rad/(s·V)，V_con為控制電壓。

1.2 電路原理分析與設(shè)計

    環(huán)形振蕩器的相位噪聲主要來自于散粒噪聲、熱噪聲和環(huán)境噪聲^[3]。熱噪聲是溫度、帶寬和電阻作用的結(jié)果；散粒噪聲是直流偏置電流引起的；而環(huán)境噪聲主要來自VCO外部電源的噪聲和襯底的噪聲^[4]。延遲單元可以采用單端結(jié)構(gòu)和差分結(jié)構(gòu)，以差分結(jié)構(gòu)為基本延遲單元構(gòu)成的差分環(huán)形振蕩器具有很好的對稱性，在克服環(huán)境噪聲方面具有很大的優(yōu)勢，但是由于電路復(fù)雜，不僅增大了芯片的面積，而且?guī)磔^多的熱噪聲，因此選用結(jié)構(gòu)簡單、器件少的單端結(jié)構(gòu)，可以有效地減少由器件本身帶來的熱噪聲。一個N級的環(huán)形振蕩器，每級的延時為td，則其頻率為:

其中，I_charge為充電電流，C_par為延時單元輸出節(jié)點的總寄生電容，V_dd為供電電壓。

    考慮到芯片面積，設(shè)計的環(huán)形壓控振蕩主要由24個反相器組成，如圖2所示，其中D0～D8依次首尾相連構(gòu)成主環(huán)形結(jié)構(gòu)。輸入端用 V_con表示，VCO的振蕩頻率隨著輸入端電壓的變化而變化。

    由圖3可知，該VCO主要包含三種環(huán)路，第一種是由D0～D8八個延遲單元組成的最慢主環(huán)路，第二種是包含兩個四級反向延遲單元組成的閉環(huán)環(huán)路，分別為D9—D11—D13—D15、D8—D10—D12—D14，另外還有一種包含四個閉環(huán)環(huán)路，分別為D16—D20，D17—D21，D18—D22，D23—D19分別組成的環(huán)路，主環(huán)路與各個子環(huán)路之間保持一個完美的對稱關(guān)系。

    通過改變MN1的電流來改變負阻大小，那么MP0、MP1漏極等效電阻也隨之改變，進而調(diào)節(jié)振蕩頻率，由于是低電源供電,MP0、MP1采用電流鏡結(jié)構(gòu)。MP0、MP1漏極等效阻值的變化會導(dǎo)致不同頻率信號的輸出擺幅不同，會影響VCO的噪聲性能，為滿足通信系統(tǒng)的需要，需要調(diào)整電流鏡的寬長比進而優(yōu)化壓控振蕩器相位噪聲。

    根據(jù)環(huán)形振蕩器的振蕩原理，這個以八級反相延遲單元為主環(huán)形鏈的VCO構(gòu)成的壓控振蕩器可以實現(xiàn)正交相位的頻率信號輸出，可以有效抑制環(huán)境噪聲，在時鐘數(shù)據(jù)恢復(fù)電路中有著重要的應(yīng)用^[5]。

1.3 緩沖器設(shè)計

    為了使環(huán)形振蕩器有良好的輸出匹配，在電路中引入如圖4所示的緩沖級，它主要由差分對、單端反相器以及l(fā)atch組成，差分對的輸出作為反相器的輸入，從而確保了電路的對稱性。該緩沖級可以將環(huán)形振蕩器的輸出波形變?yōu)檎伎毡?0%的時鐘信號，并且可以提高驅(qū)動能力。

1.4 版圖設(shè)計

    版圖設(shè)計是集成電路工藝的重要部分，版圖設(shè)計的好壞直接影響芯片的功能。本文設(shè)計的環(huán)形振蕩器基于TSMC 55 nm工藝，著重分析了VCO匹配和降噪等問題，根據(jù)版圖設(shè)計的基本規(guī)則利用virtuoso Layout Editor工具進行布局布線，并通過了DRC和LVS驗證。設(shè)計的環(huán)形振蕩器版圖如圖5所示，核心版圖面積為70 μm×81 μm。

2 仿真結(jié)果

2.1 前仿結(jié)果

    利用Cadence公司Spectre RF仿真工具進行瞬態(tài)仿真，結(jié)果如圖6所示。從圖中可以看出，當(dāng)V_dd=0.6 V時，環(huán)形振蕩器的起振時間約為1.4 ns，振蕩幅度約為0.74 V。該結(jié)果說明振蕩器的起振情況良好，且起振時間比較短。

    VCO的頻率調(diào)諧圖如圖7所示，從圖7可以看出，當(dāng)控制電壓在0~0.9 V之間變化時，VCO頻率調(diào)諧范圍為0.2 GHz~3.8 GHz，且調(diào)諧曲線在0.4~0.8 V具有較好的線性度。

    相位噪聲是壓控振蕩器的重要參數(shù)和性能指標(biāo)。壓控振蕩器的相位噪聲性能通過PSS和PNOISE共同仿真得到，頻偏范圍設(shè)置為1 kHz到1 GHz。當(dāng)調(diào)諧電壓為0.6 V，輸出中心頻率為2.4 GHz時的整體電路相位噪聲曲線如圖8所示，可見在頻偏1 MHz處，相位噪聲為-91.34 dBc/Hz。

    抖動（Jitter）和相位噪聲均是衡量環(huán)形振蕩器噪聲性能的參數(shù)，抖動是在時域來衡量振蕩器振蕩信號過零點時間的不確定性；相位噪聲是在頻域來衡量振蕩器的頻譜純度，它們在本質(zhì)上是一樣的，只是運用不同的表述方法來闡述同一種現(xiàn)象^[6]。根據(jù)相位噪聲計算抖動如圖9所示，設(shè)A=面積=綜合相位噪聲功率（dBc），則：

    在圖8所示的相位噪聲圖中讀取圖9中各個頻率偏移所對應(yīng)的相位噪聲。經(jīng)計算得：

    由于低頻VCO通常抖動比較大，一般用PLL環(huán)可以有效過濾低頻噪聲。

2.2 后仿真結(jié)果

    經(jīng)過對版圖的修改與優(yōu)化，通過DRC及LVS驗證，運用版圖參數(shù)提取工具PEX對版圖進行了寄生電阻、寄生電容等參數(shù)的提取。圖10給出了后仿真的電路原理圖。

    版圖寄生參數(shù)提取后，搭建同樣的仿真環(huán)境，運用仿真工具分別對VCO穩(wěn)定振蕩時的瞬態(tài)輸出信號波形、調(diào)頻特性和相位噪聲性能進行了后仿真，后仿真結(jié)果分別如圖11～圖13所示。由圖可知，后仿結(jié)果與前仿結(jié)果基本一致，可見版圖設(shè)計滿足振蕩器的頻率調(diào)節(jié)范圍在0.2 GHz~3.8 GHz之間，中心頻率處的相位噪聲為-91.34 dBc/Hz@1 MHz，功耗為4.6 mW，線性度良好。

    表1總結(jié)了設(shè)計的環(huán)形壓控振蕩器的性能參數(shù)，并與工藝條件相近的振蕩器進行對比?？梢钥闯?，設(shè)計的環(huán)形振蕩器在低功耗的條件具有較高的頻率，并且相位噪聲較好。

3 結(jié)論

    基于TSMC 55 nm工藝，采用交叉前饋電路結(jié)構(gòu)設(shè)計了一個2.4 GHz的低功耗環(huán)形振蕩器，在1.2 V電源電壓下整個環(huán)形振蕩器的最大功耗為5.6 mW，相位噪聲為-91.34 dBc/Hz，該VCO具有低功耗、低相噪、可調(diào)節(jié)范圍寬等優(yōu)點，可應(yīng)用于鎖相環(huán)、頻率發(fā)生器及時鐘恢復(fù)等電路。

參考文獻

[1] 楊必文.一種1.2 GHz～2.8 GHz環(huán)形振器設(shè)計[J].電子質(zhì)量，2014(2)：30-34.

[2] 拉扎維.國外名校最新教材精選:模擬CMOS集成電路設(shè)計[M].西安：西安交通大學(xué)出版社，2003.

[3] David Johns，Ken Martin.Analog integrated circuit design[M].John Wiley and Sons，1997：196-204.

[4] 王志鵬.基于0.18 μm CMOS工藝0.2 GHz -3.26 GHz交叉前饋結(jié)構(gòu)VCO設(shè)計[D].長沙：國防科學(xué)技術(shù)大學(xué)，2011.

[5] CUI K，REN Z，LI X，et al.A high-linearity，ring-oscillator-based, vernier time-to-digital converter utilizing carry chains in FPGAs[J].IEEE Transactions on Nuclear Science，2017，64(1)：697-704.

[6] IDGUNJI S.Power supply for ring-oscillator based true random number generator and method of generating true random numbers[P].2017.

[7] LIANG J，ZHOU Z，HAN J，et al.A 6.0-13.5 GHz alias-locked loop frequency synthesizer in 130 nm CMOS[J].IEEE Transactions on Circuits & Systems I Regular Papers，2013，60(1)：108-115.

[8] 谷銀川，黃魯，張步青.一種全差分雙路延遲環(huán)形VCO的設(shè)計[J].微電子學(xué)，2015，45(6)：747-750.

[9] 房軍梁，張長春，陳德媛，等.一種新穎的正交輸出偽差分環(huán)形VCO的設(shè)計[J].南京郵電大學(xué)學(xué)報：自然科學(xué)版，2014，34(2)：100-104.

作者信息:

李  新，張海寧，劉  敏

（沈陽工業(yè)大學(xué) 信息科學(xué)與工程學(xué)院，遼寧 沈陽110870）