半導(dǎo)體工藝在進(jìn)入14nm/16nm制程之后，最經(jīng)常被提到就是鰭式場(chǎng)效應(yīng)晶體管(FinFET)，它的出現(xiàn)滿(mǎn)足了7nm至14nm之間的工藝制造。不過(guò)在進(jìn)入更小的5nm、甚至3nm之后，F(xiàn)inFET工藝已經(jīng)難以滿(mǎn)足半導(dǎo)體芯片的制造需求，業(yè)界也在對(duì)新一代晶體管進(jìn)行研究。
為此，幾大晶圓廠正在市場(chǎng)上加速5nm制程，但現(xiàn)在客戶(hù)必須決定是圍繞當(dāng)前的晶體管類(lèi)型設(shè)計(jì)他們的下一個(gè)芯片，還是轉(zhuǎn)移到3nm及以上的不同芯片。
該決策涉及將目前的FinFET擴(kuò)展到3nm，或在3nm甚至2nm節(jié)點(diǎn)上實(shí)現(xiàn)一種名為GAA FET的新技術(shù)。從FinFET進(jìn)化而來(lái)的環(huán)繞閘極可提供更好的性能，但是這些新的晶體管很難制造，價(jià)格昂貴，遷移過(guò)程可能會(huì)很艱難。但有利的一面是，該行業(yè)正在開(kāi)發(fā)全新蝕刻、圖案和其他技術(shù)，這將為這些節(jié)點(diǎn)鋪平道路。
這些GAA FET的出庫(kù)時(shí)間由各大晶圓廠所決定。三星和臺(tái)積電都在用FinFET生產(chǎn)7nm制程，他們將在今年晚些時(shí)候使用FinFET量產(chǎn)5nm制程，并在5nm左右推出各種半節(jié)點(diǎn)產(chǎn)品。這將提高速度和功率。
不過(guò)，三星計(jì)劃在明年或2022年某個(gè)時(shí)候，在3nm制程上推出一款名為nanosheet FET的GAA晶體管。與此同時(shí)，臺(tái)積電計(jì)劃首先在3nm制程上引入FinFET。分析師和設(shè)備供應(yīng)商表示，臺(tái)積電將在3nm或2nm的后期階段引入全柵結(jié)構(gòu)GAA。
對(duì)于新技術(shù)而言，臺(tái)灣知產(chǎn)力專(zhuān)家社群創(chuàng)辦人曲建仲介紹，場(chǎng)效電晶體(FET)是最基本的電子元件，是數(shù)字信號(hào)的最小單位，一個(gè)FET代表一個(gè)0或一個(gè)1，就是電腦里的一個(gè)位數(shù)。電子流入再流出，由一個(gè)閘極開(kāi)關(guān)控制電子導(dǎo)通代表1或不導(dǎo)通代表0，科學(xué)家將它制作在硅晶圓上。
“制程節(jié)點(diǎn)”代表閘極的“平均長(zhǎng)度”，會(huì)隨制程技術(shù)的進(jìn)步而變小。當(dāng)晶體管縮小到14nm以下之后，原來(lái)的技術(shù)不能滿(mǎn)足14nm產(chǎn)品的需求，才有了胡正明教授的“鰭式場(chǎng)效電晶體(FinFET)”，但是5nm以下又遇到問(wèn)題，才出現(xiàn)“環(huán)繞閘極場(chǎng)效電晶體”。
然而，臺(tái)積電（TSMC）仍在評(píng)估其3nm制程方案，TSMC將很快披露其3nm計(jì)劃，計(jì)劃也可能隨時(shí)變動(dòng)。盡管如此，臺(tái)積電將FinFET擴(kuò)展至3nm的舉措合乎邏輯。轉(zhuǎn)移到新晶體管可能會(huì)對(duì)客戶(hù)造成潛在的干擾。但最終，F(xiàn)inFET將會(huì)失去它的優(yōu)勢(shì)，臺(tái)積電別無(wú)選擇，只能全面轉(zhuǎn)向環(huán)繞閘極（gate-all-around）。
其他公司也在開(kāi)發(fā)先進(jìn)制程。英特爾正在加緊10nm和7nm的研發(fā)。(英特爾的10nm制程與晶圓廠的7nm制程類(lèi)似)與此同時(shí)，中芯國(guó)際正在研發(fā)10nm/7nm工藝以此提高16nm/12nm FinFET。
所有的先進(jìn)工藝都是昂貴的，并不是所有的芯片都需要3nm或其他先進(jìn)工藝。事實(shí)上，不斷上漲的成本促使許多人探索其他選擇。另一種獲得擴(kuò)展的方法是將高級(jí)芯片放入一個(gè)封裝中，為此一些公司正在開(kāi)發(fā)先進(jìn)的封裝類(lèi)型。
平面晶體管、場(chǎng)效應(yīng)晶體管、納米片場(chǎng)效應(yīng)晶體管。
縮放比例真的到頭了嗎?
芯片由晶體管、節(jié)點(diǎn)和互連線三部分組成。晶體管作為設(shè)備開(kāi)關(guān)，如今，先進(jìn)的芯片有多達(dá)350億個(gè)晶體管。
互連線位于晶體管的頂部，由微小的銅線構(gòu)成，將電信號(hào)從一個(gè)晶體管傳輸?shù)搅硪粋€(gè)晶體管。晶體管和互連線由一層叫做中線(MOL)層連接。中間層使用一系列微小的接觸結(jié)構(gòu)連接獨(dú)立的晶體管和互連件。
傳統(tǒng)的集成電路擴(kuò)展設(shè)計(jì)方法是縮小每個(gè)工藝節(jié)點(diǎn)的晶體管規(guī)格，并將其封裝到一個(gè)單芯片上。
為此，芯片制造商每隔18到24個(gè)月就會(huì)推出一種新工藝技術(shù)，其晶體管密度更高。每個(gè)進(jìn)程都有一個(gè)數(shù)字節(jié)點(diǎn)名。最初，節(jié)點(diǎn)名與晶體管柵極長(zhǎng)度相關(guān)。
在每個(gè)節(jié)點(diǎn)上，芯片制造商將晶體管的規(guī)格提高了0.7倍，在同等功率下提高了40%的性能，并減少了50%的面積。所以，芯片縮放使新的電子產(chǎn)品具有更多功能。
當(dāng)芯片制造商沿著不同的工藝節(jié)點(diǎn)前進(jìn)時(shí)，這個(gè)公式就起作用了。但在20nm時(shí)發(fā)生了一個(gè)巨大的轉(zhuǎn)折，2D的傳統(tǒng)平面晶體管失去了動(dòng)力。從2011年開(kāi)始，芯片制造商轉(zhuǎn)向了FinFET，F(xiàn)inFET是類(lèi)似3D的結(jié)構(gòu)，具有更好的性能和更低的泄漏，使他們能夠擴(kuò)展自己的設(shè)備。
然而，F(xiàn)inFET的制造成本更高，導(dǎo)致工藝研發(fā)成本飆升。所以現(xiàn)在一個(gè)完整的節(jié)點(diǎn)的節(jié)奏已經(jīng)從18個(gè)月延長(zhǎng)到30個(gè)月，甚至更長(zhǎng)。
在高級(jí)節(jié)點(diǎn)，英特爾遵循0.7x比例縮小晶體管尺寸的這一趨勢(shì)，但在16nm、14nm，其他人開(kāi)始脫離了傳統(tǒng)方法和放寬了金屬間距?！爸肮?jié)點(diǎn)名稱(chēng)的使用與被指定的金屬間距相關(guān)，” “在某些時(shí)候，我們開(kāi)始偏離間距，更著眼于下一個(gè)節(jié)點(diǎn)和特征尺寸?！?/p>
在那時(shí)，節(jié)點(diǎn)名變得模糊，不再與任何晶體管規(guī)格相聯(lián)系。Gartner分析師Samuel Wang表示:“節(jié)點(diǎn)的定義正變得越來(lái)越具有誤導(dǎo)性和無(wú)意義。例如，在5nm或3nm之間，沒(méi)有單一的幾何結(jié)構(gòu)實(shí)際上是真正的5納米或3納米。另外，供應(yīng)商之間的流程通用性大大降低。對(duì)于同一節(jié)點(diǎn)，臺(tái)積電和三星的表現(xiàn)不同，當(dāng)然也不同于英特爾?！?/p>
高級(jí)節(jié)點(diǎn)的擴(kuò)展速度也在減慢。根據(jù)IC Knowledge和TEL研究，一般情況下，7nm的代工工藝，它的多晶硅間距CPP在56nm到57nm，金屬連線間距在40nm。在5nm處，CPP大約為45nm-50nm，金屬間距為26nm。CPP是一個(gè)關(guān)鍵的晶體管度量單位，用于測(cè)量源極和漏極接觸點(diǎn)之間的距離。據(jù)悉，三星最近也高調(diào)推出了5nm，預(yù)計(jì)將于2020年上半年量產(chǎn)。與它的7nm相比，三星的5nm FinFET技術(shù)，與7nm相比它的速度有25%的增長(zhǎng)，功耗降低20%，性能提高10%。
此外，價(jià)格/性能優(yōu)勢(shì)不再遵循同樣的曲線，這促使許多人在懷疑，摩爾定律是否已經(jīng)走到了盡頭。
其實(shí)，摩爾定律并不是真正的定律，而是一種觀察（observation），它成為一種自我實(shí)現(xiàn)的預(yù)言，推動(dòng)半導(dǎo)體行業(yè)向前發(fā)展。隨著多重圖案和EUV成本的增加，摩爾定律的經(jīng)濟(jì)方面開(kāi)始衰退。布魯爾科技公司高級(jí)技術(shù)專(zhuān)家Douglas Guerrero表示： “計(jì)算能力的提高將出現(xiàn)在新的設(shè)計(jì)和架構(gòu)中，但這不是可擴(kuò)展的。這意味著未來(lái)的芯片將提高計(jì)算能力，但成本不一定會(huì)以過(guò)去的速度下降?！?/p>
對(duì)于縮放，它并沒(méi)有完全消失。人工智能、服務(wù)器和智能手機(jī)正在推動(dòng)對(duì)高級(jí)節(jié)點(diǎn)上更快芯片的需求。D2S的首席執(zhí)行長(zhǎng)藤村明(Aki Fujimura)表示，一些人還認(rèn)為除了新奇的應(yīng)用程序之外，這個(gè)世界已經(jīng)沒(méi)有辦法處理速度更快的計(jì)算了?！敖裉?，對(duì)于物聯(lián)網(wǎng)來(lái)說(shuō)，低成本、足夠好的性能和集成勝過(guò)更多和更高的計(jì)算密度。但我們需要更快的晶體管來(lái)制造更高效、更低功耗的，并且能容納更多晶體管的芯片。”
顯然，并非所有的需求都需要高級(jí)節(jié)點(diǎn)，因?yàn)槌墒旃に嚨男酒枨髲?qiáng)勁。聯(lián)華電子聯(lián)席總裁王季剛(Jason Wang)：“這些新產(chǎn)品包括在5G智能手機(jī)中使用的RF IC和OLED驅(qū)動(dòng)芯片，以及設(shè)計(jì)用于計(jì)算和固態(tài)驅(qū)動(dòng)器應(yīng)用的電源管理芯片。”
擴(kuò)展FinFET
與此同時(shí)，在芯片擴(kuò)展方面，芯片制造商多年來(lái)一直遵循相同的工藝路線，采用相同的晶體管類(lèi)型。2011年，英特爾轉(zhuǎn)向了22納米的FinFET，隨后是16 /14納米的晶圓廠。
在FinFET中，對(duì)電流的控制是通過(guò)在鰭的三面各安裝一個(gè)柵極來(lái)實(shí)現(xiàn)。FinFET有兩到四個(gè)鰭。每個(gè)鰭有不同的寬度、高度和形狀。
英特爾的第一代FinFET在22nm處的尾翼間距為60nm，尾翼高度為34nm。然后，在14nm處，英特爾的FinFET的鰭距和高度都是42nm。
因此英特爾將鰭片做得更高更薄，以適應(yīng)FinFET的規(guī)模。林研究大學(xué)項(xiàng)目主任Nerissa Draeger在博客中解釋?zhuān)?“FinFET縮放減少橫向尺寸，以增加單位面積的設(shè)備密度，同時(shí)增加鰭的高度，以此作為改善設(shè)備性能的一種方式?！?/p>
在10nm/7nm制程時(shí)，芯片制造商采用了相同的方法來(lái)擴(kuò)展FinFET。2018年，臺(tái)積電推出了首款7nm制程FinFET芯片，三星緊隨其后。與此同時(shí)，英特爾去年發(fā)布了10nm芯片，此前他們?cè)啻瓮七t發(fā)布。
到2020年，晶圓行業(yè)的競(jìng)爭(zhēng)將更加激烈。三星和臺(tái)積電正在增加5nm制程和各種半節(jié)點(diǎn)制程。3nm正在研發(fā)中。
但要記住，所有的過(guò)程都很昂貴。據(jù)IBS宣稱(chēng)，設(shè)計(jì)3nm產(chǎn)品的費(fèi)用約5億美元到15億美元，及它的工藝開(kāi)發(fā)費(fèi)用約40億美元到50億美元，而如果要興建一條生產(chǎn)線的運(yùn)營(yíng)成本約150億美元到200億美元。IBS的瓊斯說(shuō)：“基于相同的成熟度，3nm的晶體管成本預(yù)計(jì)將比5nm高出20%到25%。“與5nm FinFET相比，預(yù)期性能提高15%，功耗降低25%。
與7nm相比，三星的5nm FinFET技術(shù)提供了高達(dá)25%的邏輯面積，降低了20%的功耗，可以提高10%的性能。
臺(tái)積電高級(jí)技術(shù)總監(jiān)Geoffrey Yeap在最近的IEDM會(huì)議上的一篇論文中表示：相比之下，臺(tái)積電的5nm FinFET工藝“在同等功率下提供了15%的速度提升，在同等功率下，7nm節(jié)點(diǎn)的邏輯密度降低了30%。”
芯片制造商在7nm制程和5nm制程上大做文章。為了使芯片的關(guān)鍵特性定型，這兩家公司從傳統(tǒng)的193nm光刻技術(shù)過(guò)渡到EUV光刻技術(shù)。由于EUV的波長(zhǎng)為13.5nm，簡(jiǎn)化了這一過(guò)程。
EUV并不能解決芯片擴(kuò)展的所有挑戰(zhàn)。應(yīng)用材料公司圖案技術(shù)總經(jīng)理Regina Freed在一篇博客中說(shuō):“解決這些挑戰(zhàn)需要多種技術(shù)，這些技術(shù)超越了可擴(kuò)展的范圍，包括新材料的使用、新型嵌入式非易失性存儲(chǔ)器和先進(jìn)的邏輯架構(gòu)、沉積和蝕刻的新方法，以及包裝和芯片設(shè)計(jì)創(chuàng)新?！?/p>
與此同時(shí)，三星和臺(tái)積電正在準(zhǔn)備它們的3nm制程。過(guò)去，芯片制造商走的是同一條道路，但根據(jù)今天的路線圖，3nm是供應(yīng)商們正在分道揚(yáng)鑣的地方。
Garner的Wang表示：" 3nm可能有幾種不同的選擇，如FinFET和環(huán)繞閘極，這為客戶(hù)提供了成本、密度、功率和性能的不同組合，以滿(mǎn)足他們的特殊需求。”
如前所述，三星將在3nm處引入nanosheet FET。臺(tái)積電也在開(kāi)發(fā)這種芯片，它計(jì)劃將FinFET擴(kuò)展到下一代。“臺(tái)積電將在2021年第三季度推出3nm制程芯片，”IBS的瓊斯表示?！芭_(tái)積電的環(huán)繞閘極將在2022年或2023年左右推出?！?/p>
這就是晶圓代工客戶(hù)必須權(quán)衡各種成本和技術(shù)權(quán)衡的地方。擴(kuò)展FinFET似乎是一條更安全的途徑。“許多客戶(hù)認(rèn)為臺(tái)積電是一個(gè)低風(fēng)險(xiǎn)的供應(yīng)商。”
然而，環(huán)繞閘極在某種程度上提供了更多的性能。Jones表示:“與3nm FinFET相比，3nm 環(huán)繞閘極具有更低的閾值電壓，并可能降低15%到20%的功耗?！薄暗阅懿町惪赡茉?%以下，因?yàn)镸OL和BEOL是一樣的?！?/p>
但要注意，后道(back end of line，BEOL)工藝和MOL是先進(jìn)芯片的瓶頸。接觸電阻是MOL中的一個(gè)問(wèn)題。
BEOL是建立若干層的導(dǎo)電金屬線，不同層金屬線之間由柱狀金屬相連。在每個(gè)節(jié)點(diǎn)上互連變得更加緊密，導(dǎo)致芯片中的電阻-電容(RC)延遲。FinFET和環(huán)繞閘極是不同的晶體管類(lèi)型，但它們很可能在3nm處采用類(lèi)似的銅互連方案。RC延遲對(duì)于兩個(gè)晶體管來(lái)說(shuō)都是一個(gè)問(wèn)題。
此外還有其他挑戰(zhàn)。當(dāng)鰭片寬度達(dá)到5nm時(shí)，F(xiàn)inFET將會(huì)失去動(dòng)力。5nm/3nm FinFET正在突破這些限制。
另外，一個(gè)3nm的FinFET可能由一個(gè)鰭片組成，而其他節(jié)點(diǎn)可能有兩個(gè)或更多的鰭片。Imec的CMOS設(shè)備技術(shù)總監(jiān)Naoto Horiguchi：“單鰭必須有足夠的操縱靈活性。為了將FinFET擴(kuò)展到N3，我們需要一種特殊的技術(shù)來(lái)增強(qiáng)單鰭功率和/或減少后端寄生。”
將FinFET擴(kuò)展到3nm的一種方法是將鍺材料移到p通道。具有高遷移率通道的3nm FinFET將提供性能提升，但存在一些集成挑戰(zhàn)。