無處不在的移動設(shè)備和遍在的連接已使世界“沉浸”在無線連接的汪洋大?！獜牟粩嘣鲩L的地面和非地面蜂窩基礎(chǔ)設(shè)施，以及其所需的支持性光纖和無線回傳網(wǎng)絡(luò)，一直到通過最新開發(fā)的協(xié)議和SoC、將數(shù)十億個(gè)傳感器的數(shù)據(jù)發(fā)送到云端的大規(guī)模物聯(lián)網(wǎng)生態(tài)系統(tǒng)。

　　預(yù)計(jì)在2025年以前，全球數(shù)據(jù)量（datasphere）每年將達(dá)到175ZB。而到2030年以前，相關(guān)連接設(shè)備的數(shù)量預(yù)計(jì)將達(dá)到500億部（臺）。但是，傳統(tǒng)的分布式感測加云端集中處理數(shù)據(jù)的方案在安全性、功耗管理和延遲（端到端）方面都存在嚴(yán)重制限。5G標(biāo)準(zhǔn)中的超可靠低延遲通信，要求端對端（E2E）延遲不得高于數(shù)十毫秒。這就導(dǎo)致了將數(shù)據(jù)處理推到邊緣端、避免將計(jì)算（和存儲）資源進(jìn)行匯聚，以減少在上下行鏈路的傳輸中產(chǎn)生的巨大開銷。這么做，也同時(shí)提升了網(wǎng)絡(luò)的敏捷性和可擴(kuò)展性。

　　機(jī)器學(xué)習(xí)（ML）和人工智能深度神經(jīng)網(wǎng)絡(luò)（DNN）的發(fā)展，為推動邊緣端的這一洞察視角帶來了希望。但這些方案具有巨大的計(jì)算負(fù)荷，是傳統(tǒng)軟件和嵌入式處理器方法無法滿足的。此外，隨著工藝制程的推進(jìn)，高昂的超專業(yè)化專用IC（ASIC）的開發(fā)和生產(chǎn)成本，是邊緣設(shè)備無法承受的。而且， ASIC不具可重構(gòu)性（reconfigurability），因而嚴(yán)重限制了任何潛在的系統(tǒng)升級可能。對于新一代邊緣應(yīng)用所需要的邏輯容量來說，傳統(tǒng)的FPGA方案通常都過于昂貴和耗電。

　　邊緣計(jì)算的細(xì)分市場要求設(shè)備具有極低的功耗、緊湊的外形尺寸、面對數(shù)據(jù)變化的敏捷響應(yīng)、以及借助遠(yuǎn)程升級能力緊隨AI的演進(jìn)——所有這些都要以合理的價(jià)格實(shí)現(xiàn)。實(shí)際上，這是FPGA的天然優(yōu)勢，在靈活、硬件可定制的平臺上加速計(jì)算密集型任務(wù)方面，F(xiàn)PGA是天生王者。但是，許多現(xiàn)成的FPGA都是面向數(shù)據(jù)中心應(yīng)用的，而在數(shù)據(jù)中心整體功耗與成本核算里，是完全可以承受FPGA的那點(diǎn)“奢華”的。幸運(yùn)的是，有一款解決方案：借助易靈思的 鈦金系列FPGA系列，其先進(jìn)的Quantum計(jì)算架構(gòu)可直面近端數(shù)據(jù)（near-data）計(jì)算的需求，可靈活配置多達(dá)一百萬個(gè)邏輯單元（LE），并且無論應(yīng)用如何，都可輕松布線，實(shí)現(xiàn)超高的資源利用率。

　　邊緣數(shù)據(jù)處理的剛需

　　就連接性而言，過去十年或多或少地致力于以下三件事：將世界用無線連接起來；提高無線連接的強(qiáng)度和完整性；并確保一切可連（從人到物） 的、都以某種方式連接起來。本質(zhì)上講，這是通過——下一代5G部署（強(qiáng)化基礎(chǔ)蜂窩基礎(chǔ)架構(gòu)并開發(fā)更新的技術(shù)以優(yōu)化數(shù)據(jù)吞吐量、容量、覆蓋范圍和延遲要求）以及物聯(lián)網(wǎng)革命（其中物理目標(biāo)配備了感知功能和/或標(biāo)簽）——實(shí)現(xiàn)的。這些技術(shù)發(fā)展已經(jīng)產(chǎn)生了深遠(yuǎn)的社會影響，無線連接已成為日常生活中不可或缺的一部分。從家用電器到復(fù)雜的工業(yè)機(jī)械，使用傳感器和執(zhí)行器進(jìn)行遠(yuǎn)程監(jiān)視、跟蹤甚至控制相關(guān)對象的能力幾乎已成為了基本必須的能力。但是，設(shè)備密度的巨大提升也導(dǎo)致了某些非常明顯的瓶頸。

　　以云為中心的物聯(lián)網(wǎng)從公共/私有云的物聯(lián)網(wǎng)節(jié)點(diǎn)中提取、累積和處理大量傳感器數(shù)據(jù)，從而導(dǎo)致顯著的延遲。回傳訪問的各種拓?fù)浣Y(jié)構(gòu)——從邊緣設(shè)備到網(wǎng)關(guān)，再通過光纖或無線連接回到云——引入了三個(gè)主要瓶頸，它們是：

　　延遲

　　功耗預(yù)算

　　成本效益

　　傳統(tǒng)物聯(lián)網(wǎng)通常由嚴(yán)格控制功耗的終端設(shè)備定義，這些終端設(shè)備通過星型或網(wǎng)狀拓?fù)湟缘偷街械鹊耐掏铝肯蚧ヂ?lián)網(wǎng)連接的網(wǎng)關(guān)發(fā)送少量有效載荷。這些多級架構(gòu)無法滿足從公共安全、醫(yī)療到工業(yè)自動化等許多時(shí)間敏感型的關(guān)鍵應(yīng)用的低延遲要求。那些為低延遲、中等吞吐量、與時(shí)間同步的連接所定義的協(xié)議，例如WirelessHART、ISA 100.11a、IEEE802.11ac和LTE-M，其直接訪問網(wǎng)關(guān)的往返延遲，可嚴(yán)苛到只允許有10毫秒；但是，典型的延遲卻要幾百毫秒。1這只是在IoT領(lǐng)域內(nèi)——如果我們將重點(diǎn)轉(zhuǎn)移到移動蜂窩網(wǎng)絡(luò)，基于5G的高壓配電網(wǎng)絡(luò)中允許的最小E2E延遲則為5毫秒 ;對于離散自動化應(yīng)用，會長一些、為10毫秒。2但是，碩果累累的先進(jìn)制造技術(shù)利用了基于以太網(wǎng)的硬連線（如，EtherNet/IP、Profinet IO、Ethercat等）或基于現(xiàn)場總線（如，Profibus、Foundation Fieldbus，CAN等）的技術(shù)，這些時(shí)間敏感的組網(wǎng)技術(shù)必須要可靠地實(shí)現(xiàn)亞毫秒級的循環(huán)時(shí)間、亞微秒級的延遲以及極低的抖動（工廠運(yùn)行要求）。3這些應(yīng)用從感知到執(zhí)行的閉環(huán)時(shí)間要求小于1 微秒，最大傳輸誤碼率率（transaction error rate）小于10–9，這是傳統(tǒng)無線網(wǎng)絡(luò)難以匹敵的指標(biāo)。

　　無線連接需要異步或同步通信。為進(jìn)行可靠的數(shù)據(jù)傳輸，傳輸必須有嚴(yán)格的時(shí)序安排。但這會消費(fèi)不菲的功耗——理想的休眠或低功耗模式可延長電池續(xù)航時(shí)間，但設(shè)備無法在這樣的模式下運(yùn)行。此外，以智能地部署傳感器節(jié)點(diǎn)，再通過網(wǎng)關(guān)和/或多級傳輸將數(shù)據(jù)帶到云端，不僅會降低安全性、而且會增加硬件成本。可靠的數(shù)據(jù)傳輸是5G后（6G及更高）的移動通信時(shí)代的主要目標(biāo)，而數(shù)據(jù)服務(wù)提供商大量收集用戶信息的行為經(jīng)常導(dǎo)致數(shù)據(jù)泄漏事件。4通過以去中心化的方式執(zhí)行計(jì)算密集型任務(wù)，就可以實(shí)現(xiàn)數(shù)據(jù)的完全匿名化和不可追溯性。

　　邊緣設(shè)備智能化的基本要求

　　將計(jì)算基礎(chǔ)架構(gòu)從數(shù)據(jù)中心擴(kuò)展到邊緣這一主張，得到了越來越廣泛的共識。諸如聯(lián)邦學(xué)習(xí)之類的概念，通過共享的預(yù)測模型進(jìn)行協(xié)作學(xué)習(xí)這種方式，將標(biāo)準(zhǔn)集中式機(jī)器學(xué)習(xí)（ML）方法從數(shù)據(jù)中心轉(zhuǎn)移到手機(jī)——在將數(shù)據(jù)存儲到云的需求中，消解了對可實(shí)現(xiàn)ML能力的要求。5而各種高級深度神經(jīng)網(wǎng)絡(luò)（DNN），每天都在發(fā)展、以更好地賦能基于邊緣的處理功能。成功地將智能帶到邊緣設(shè)備也帶來了與傳統(tǒng)的AI不同的商機(jī)——例如：個(gè)性化購物，基于AI的助手；或在制造設(shè)施中進(jìn)行預(yù)測分析。邊緣/霧計(jì)算的應(yīng)用，比如：車輛的自動駕駛；需要復(fù)雜反饋機(jī)制的機(jī)器人技術(shù)的遠(yuǎn)程控制；甚至是使用ML、可更好地管理可再生能源的智能電網(wǎng)終端設(shè)備；以及在電網(wǎng)中對本地電能使用進(jìn)行預(yù)測分析。對于此類應(yīng)用，成功實(shí)施AI的主要決定因素包括：

　　成本效益

　　低功耗

　　可重構(gòu)性/靈活性

　　尺寸

　　IoT /邊緣節(jié)點(diǎn)上流行AI芯片方案的比較

　　AI芯片方案市場一直在持續(xù)增長， 2020年的市場規(guī)模為76億美元，到2026年有望增長至578億美元。在各超專業(yè)方案之間，有著不同的6先進(jìn)AI硬件，例如：

　　高度定制的ASIC和SoC

　　可編程FPGA方案

　　通用GPU和CPU

　　通用GPU和CPU通常遵循馮·諾依曼（von Neumann）架構(gòu)，其中指令提取不能與數(shù)據(jù)操作同時(shí)發(fā)生，這樣，指令只能被順序執(zhí)行。在矢量CPU和多核GPU等多處理器方案中，在某種程度上繞過了這種順序性，但卻需要更多的跨核數(shù)據(jù)共享而增加了延遲。這種由軟件管理的并行機(jī)制必須在各處理單元之間最佳地分配工作量，否則可能會導(dǎo)致計(jì)算負(fù)載和通信不平衡——這種特性很難支撐自定義數(shù)據(jù)類型和特定的硬件優(yōu)化。就延遲、功耗、并行處理和靈活/可重構(gòu)性的效率而言，F(xiàn)PGA本質(zhì)上優(yōu)于GPU。首先， CPU和GPU必須以特定方式（如，SIMD、SIMT執(zhí)行模型）處理數(shù)據(jù)，但FPGA和ASIC本質(zhì)上直接在硬件中實(shí)現(xiàn)軟件算法，邏輯單元可以簡單地完成軟件指令。此外，就完成相同質(zhì)量的工作而言， FPGA功耗更低、可重構(gòu)性更好——與硬件已固化的ASIC、SoC、GPU和CPU相比，人們可以在硬件層級來更改數(shù)據(jù)流的性質(zhì)。

　　就流行的AI芯片方案而言，ASIC領(lǐng)先，F(xiàn)PGA隨后。但是，就邊緣智能計(jì)算的主要關(guān)注點(diǎn)而言，ASIC相形見絀。對于成本而言尤其如此：IoT的部署數(shù)量，可能在數(shù)十個(gè)到數(shù)十萬個(gè)節(jié)點(diǎn)之間。眾所周知，打造一款A(yù)SIC殊非易事，需要數(shù)年時(shí)間，而僅生產(chǎn)制造一項(xiàng)就需要數(shù)千萬美元的巨額資本支出——通常，只有數(shù)百萬至數(shù)十億片的批量，此符合開發(fā)ASIC的成本效益。此外，人工智能的發(fā)展日新月異。僅在幾個(gè)月內(nèi)，數(shù)百種現(xiàn)有拓?fù)浼捌涓髯缘纳窠?jīng)網(wǎng)絡(luò)就會有顯著的改良。隨著時(shí)間的流逝，會出現(xiàn)具有不同功能和層級的新模型，任何公司都會希望擁抱這些變化。這就吁求一種可快速原型化和部署的低成本、靈活、可重構(gòu)的平臺。

　　為什么傳統(tǒng)的FPGA無法將智能傳送到邊緣

　　在傳統(tǒng)以ASIC和GPU為主的AI芯片方案市場中，F(xiàn)PGA的競爭力與日俱增，這些平臺主要用于ASIC的原型設(shè)計(jì)和開發(fā)，或用于公共和私有云中的網(wǎng)頁搜索、圖像分類和翻譯等應(yīng)用。要滿足復(fù)雜AI運(yùn)算的性能，通常需要價(jià)格昂貴、耗電且塊頭大的器件。FPGA的主要初衷是可編程性，其中硬件結(jié)構(gòu)由可編程邏輯單元（LE）和配有交換開關(guān)模塊的可編程路由電路組成。憑借這種結(jié)構(gòu)，用戶可通過可編程開關(guān)將任何LE連接到任一路由軌線上。如要擴(kuò)大器件的容量，基本是通過增加LE的數(shù)量并確保路由交換電路與算法有能力支撐這些增長。這一艱苦卓絕且昂貴的過程一邊需要工程師團(tuán)隊(duì)來優(yōu)化FPGA的路由，一邊讓IC設(shè)計(jì)師盡量減小尺寸、才得以逐步提升器件容量；于此同時(shí)，F(xiàn)PGA被定位為只適合邊緣之外的昂貴、耗電的應(yīng)用。

　　約10年前易靈思的聯(lián)合創(chuàng)始人張少逸先生和魏啟杰先生就預(yù)測到這種情況，并以打造一種可以發(fā)揮FPGA的真正潛力來滿足新興邊緣市場需求的FPGA技術(shù)——這一愿景創(chuàng)建了易靈思。如今，易靈思鈦金系列器件在市場上獨(dú)樹一幟，在滿足邊緣AI的計(jì)算需求的同時(shí)，提供超小的功耗與尺寸，使其自然適用于哪怕是最苛刻的邊緣應(yīng)用。這在很大程度上要?dú)w功于其創(chuàng)新的Quantum計(jì)算架構(gòu)，該架構(gòu)由可重構(gòu)的小塊（tile）或可交換的邏輯和路由（XLR）單元組成，它消解了傳統(tǒng)的路由方法，并允許LE變得更小、使用更靈活。集成了存儲模塊和高速DSP模塊（乘法器模塊）的器件的邏輯容量范圍為3.6萬至1百萬個(gè)LE。與傳統(tǒng)FPGA相比，無論最終應(yīng)用為何，Quantum架構(gòu)上的這種根本優(yōu)勢可以顯著提高資源利用率。易靈思的FPGA技術(shù)迥異于傳統(tǒng)的FPGA，它以小巧的器件封裝實(shí)現(xiàn)了高密度、低功耗，同時(shí)又保持了FPGA隨附的所有靈活性?？傊@些功能使該方案成為真正的顛覆者，在邊緣/霧計(jì)算方面處于絕對領(lǐng)先地位。

　　說明文字：Quantum內(nèi)核架構(gòu)與傳統(tǒng)的FPGA架構(gòu)

　　[圖片取自白皮書]

　　仔細(xì)觀察：鈦金系列 FPGA如何滿足邊緣計(jì)算的基本要求

　　成本效益、尺寸和功耗優(yōu)勢

　　16nm工藝使這款纖巧器件具有小至0.5mm間距、5.5×5.5mm BGA封裝的器件尺寸可容易地集成進(jìn)邊緣節(jié)點(diǎn)。除尺寸方面的考慮外，與傳統(tǒng)FPGA建構(gòu)的分道揚(yáng)鑣，也降低了鈦金系列FPGA的價(jià)格。反過來，與集中式基于云的處理相比，可享受邊緣計(jì)算帶來的額外成本降低的好處，且同時(shí)降低了使用FPGA做設(shè)計(jì)的門檻。

　　物聯(lián)網(wǎng)節(jié)點(diǎn)也將不可避免地需要低能耗，并經(jīng)常利用能量收集技術(shù)來最大程度地減少節(jié)點(diǎn)維護(hù)。因要盡可能多地完成數(shù)據(jù)處理，所以通常不會在邊緣計(jì)算中看到在低功耗無線調(diào)制方案中經(jīng)常用到的理想的休眠模式。但是，設(shè)計(jì)者可通過使用并行處理來降低內(nèi)部時(shí)鐘頻率，以降低動態(tài)功耗，從而實(shí)現(xiàn)更具能效的電源方案。這與僅使用空間并行性的順序處理器所遇到的瓶頸不同，在順序處理器中，投入更多處理器內(nèi)核的典型解決方案只會耗能——內(nèi)存中數(shù)據(jù)的批處理無法為來自I/O通道的動態(tài)傳入數(shù)據(jù)流提供一致的處理性能。FPGA同時(shí)提供空間和時(shí)間并行性，因此不僅采用數(shù)據(jù)并行，而且還實(shí)施任務(wù)和流水線并行。7這就使有效數(shù)據(jù)流有更多變化，從而減少了存儲芯片對功耗的影響（例如，使用LE實(shí)現(xiàn)的空間和時(shí)間映射，通過重用FPGA內(nèi)存的數(shù)據(jù)來減少片外存儲芯片的訪問）。

　　架構(gòu)優(yōu)勢：靈活和可重構(gòu)性

　　邊緣應(yīng)用的最終挑戰(zhàn)是為特定應(yīng)用找到合適的算法，并將其有效地映射到硬件。通常，網(wǎng)絡(luò)（例如DNN、CNN等）很復(fù)雜，并且計(jì)算量、內(nèi)存需求和耗電都非常高，因此它們需要訪問具有優(yōu)化內(nèi)存的專用硬件加速器，才能在一致的數(shù)據(jù)流上執(zhí)行算法 、且同時(shí)保持較小的功耗。通過將工作負(fù)荷映射到鈦金系列 FPGA，用戶可以利用其天生的小尺寸、低成本和高資源利用率的優(yōu)勢將智能傳送到邊緣。對于初涉該領(lǐng)域的新公司或想更新的老機(jī)構(gòu)來說，這并不是一個(gè)復(fù)雜的過程。工程師們可以在鈦金器件里使用RISC-V嵌入式處理器運(yùn)行其算法的內(nèi)核，并在Edge Vision SoC框架中進(jìn)行快速創(chuàng)新。

　　說明文字：Edge Vision SoC設(shè)計(jì)流程

　　鈦金系列中的RISC-V是“軟”核，在需要時(shí)才在FPGA里例化，而不是被硬化到硅片中。這使它們保有靈活性，以便可以在應(yīng)用開發(fā)期間根據(jù)需要對其進(jìn)行定制。在編譯過程中，Efinity軟件動態(tài)決定是將XLR單元用作路由還是邏輯，并且針對每個(gè)設(shè)計(jì)的特性專門優(yōu)化相關(guān)資源的使用。這樣，工程師可為軟件定義的硬件加速，放入任意所需數(shù)量的內(nèi)核。

　　這是易靈思 Quantum加速器背后的基本概念：一些預(yù)先定義好了數(shù)據(jù)輸入和輸出的“插件（sockets）”，既可以被直接例化使用，也可以通過軟件編程以標(biāo)準(zhǔn)的方式被調(diào)用。然后，軟件工程師可以輕松地將代碼中的熱點(diǎn)作為他們想要加速的區(qū)域。更具體地說，在每個(gè)插件內(nèi)，設(shè)計(jì)人員可以創(chuàng)建一小部分硬件以加速；例如，AI算法的卷積就可被放置在加速器框架中。算法的各個(gè)部分都可以在需要時(shí)移回RISC-V軟件，或者在要求高性能時(shí)移入硬件加速器的“插件”。這種流暢的硬件/軟件系統(tǒng)分區(qū)方法既快速又便宜。最終結(jié)果就是，對標(biāo)準(zhǔn)硬件加速器的標(biāo)準(zhǔn)調(diào)用：工程師可以通過調(diào)用那些優(yōu)化了系統(tǒng)性能的小硬件加速器，來輕松編寫和調(diào)試軟件算法。這種方法既將設(shè)計(jì)概念保留在軟件中，又可在其中對算法進(jìn)行快速調(diào)試、調(diào)整和迭代。

　　鈦金系列FPGA的Quantum架構(gòu)還具有通過將可用作邏輯的隨變單元（XLR）分配給路由來緩解擁堵的天然能力。所有這些因素與鈦金系列 FPGA的成本效益相結(jié)合，可以使工程師快速地在最大的器件中進(jìn)行原型的設(shè)計(jì)和調(diào)試，并在開發(fā)結(jié)束、量產(chǎn)時(shí)，切換到仍滿足基本要求的最小器件，從而優(yōu)化性能、功耗、尺寸和成本。

　　在邊緣計(jì)算的早期階段，與其它設(shè)備互連的能力是設(shè)計(jì)重用的重要系統(tǒng)級屬性。使用鈦金系列，用戶可以利用FPGA固有的功能，通過豐富的I/O（146至268）連接到幾乎任何設(shè)備。這些I/O引腳可配置為多種標(biāo)準(zhǔn)，來提升橋接的能力——這種靈活性是其它處理引擎或定制、專用標(biāo)準(zhǔn)部件很難實(shí)現(xiàn)的。

　　說明文字：鈦金系列 FPGA滿足將智能迅速帶到邊緣的所有要求。

　　利用鈦金系列在邊緣服務(wù)嵌入式AI應(yīng)用

　　從邊緣處理中受益最大的物聯(lián)網(wǎng)應(yīng)用通常與需要可靠、低延遲通信的應(yīng)用重疊。在保持相對低功耗的同時(shí)將復(fù)雜處理帶到邊緣的用例很多，隨著時(shí)間的推移及該技術(shù)的成熟，將會涌現(xiàn)更多的應(yīng)用。

　　機(jī)器人技術(shù)

　　在遠(yuǎn)程手術(shù)醫(yī)療應(yīng)用中，外科醫(yī)生/控制器和醫(yī)療設(shè)備之間的時(shí)間延遲必須極短。對于此應(yīng)用，絕對需要同時(shí)具有云計(jì)算和邊緣計(jì)算的共享網(wǎng)絡(luò)架構(gòu)，以便將機(jī)器人的機(jī)器學(xué)習(xí)算法應(yīng)用于所有驅(qū)動工具或外科手術(shù)機(jī)器人，以提高人工操縱的末端執(zhí)行器的靈巧性，以實(shí)現(xiàn)精確的觸覺反饋。這屬于機(jī)器人聯(lián)網(wǎng)的范疇，其中對機(jī)器人進(jìn)行編程的方法包括模仿學(xué)習(xí)或強(qiáng)化學(xué)習(xí)。盡管該復(fù)雜領(lǐng)域的許多部分將在云端執(zhí)行，但由于外科醫(yī)生遙遠(yuǎn)的地理位置，因此可將預(yù)先獲取的電子病歷和相關(guān)手術(shù)歷史記錄（例如以前記錄的機(jī)器人動作）存儲在本地。這樣，當(dāng)對要執(zhí)行的任務(wù)信心不足時(shí)，基于邊緣的AI引擎可以允許機(jī)器人查詢其本地模型。模式識別算法還可以在本地處理3D視頻和圖像，并照亮相關(guān)特征（例如異常），還可以使用相關(guān)解剖數(shù)據(jù)對圖像進(jìn)行注釋，同時(shí)最大程度地減少此類操作所消耗的數(shù)據(jù)帶寬。

　　而工業(yè)應(yīng)用中的機(jī)器人通常執(zhí)行重復(fù)性任務(wù)，這些任務(wù)沒多大差異和變化，動作基本千篇一律。但是，可以對這些機(jī)器人進(jìn)行快速培訓(xùn)，使其成功執(zhí)行任務(wù)并在出現(xiàn)細(xì)小偏差時(shí)更改動作，以幫助防范產(chǎn)線停機(jī)。此外，人機(jī)交互可以在不危及人類生命的情況下發(fā)生。結(jié)合了機(jī)器視覺和機(jī)器人技術(shù)的協(xié)作式機(jī)器人（例如用于工廠車間監(jiān)控/維護(hù)的自動行走機(jī)器人和自動導(dǎo)引車），要求在實(shí)時(shí)的3D地圖構(gòu)建與機(jī)器人運(yùn)動之間幾乎沒有延遲。這就要使用深度學(xué)習(xí)算法（如同步定位和地圖構(gòu)建SLAM），來防止在動態(tài)環(huán)境中發(fā)生磕碰。這兩種應(yīng)用都既需要高計(jì)算能力、又要求低功耗。

　　鈦金系列FPGA系列具有滿足這些應(yīng)用以及更多應(yīng)用的獨(dú)特優(yōu)勢，用戶可以一如既往正常地在處理器上開發(fā)代碼，并通過靈活的XLR硬件加速來穩(wěn)定地消除時(shí)序瓶頸，直到實(shí)現(xiàn)所需的貼近實(shí)時(shí)的系統(tǒng)性能為止。無論最終應(yīng)用如何，基于鈦金系列 FPGA的此類迭代改進(jìn)可以優(yōu)化性能、延遲和功耗等參數(shù)；而對于ASIC、GPU和CPU方案來說，這幾乎是不可能的。

　　可穿戴設(shè)備

　　醫(yī)療可穿戴設(shè)備可以傳輸本地收集的患者數(shù)據(jù)的關(guān)鍵信息，該場景下，無需頻繁傳輸。使用該技術(shù)，只能在現(xiàn)場進(jìn)行快速有效的診斷。毋庸置疑，可穿戴設(shè)備將尺寸和功率限制發(fā)揮到極致。但在這里，鈦金系列 Ti60在3.5×3.4mm WLCSP封裝中以小巧的形態(tài)提供了高性能計(jì)算能力的獨(dú)特組合：6.2萬多LE;160個(gè)DSP模塊；146個(gè)I/O。這款鈦金系列 FPGA具有極低的工作和待機(jī)功耗，非常適合可穿戴應(yīng)用嚴(yán)苛的尺寸和功耗要求。

　　機(jī)器視覺

　　用于過程自動化的機(jī)器視覺通常依賴于ML，而配備MIPI CSI-2傳感器和強(qiáng)大存儲器帶寬的智能相機(jī)可用于執(zhí)行基于視覺、像素或特征的檢查?？赏ㄟ^合適的ML算法（例如決策樹、樸素貝葉斯（Na?ve Bayes））訓(xùn)練分類器進(jìn)行故障檢測和分類，以確定缺陷（例如劃痕）和粗糙度。通過運(yùn)行基于經(jīng)過訓(xùn)練的神經(jīng)網(wǎng)絡(luò)的推理引擎，F(xiàn)PGA可提供圖像和音頻處理。在此，鈦金系列FPGA中的大量內(nèi)存允許將大部分活動保留在芯片內(nèi)，從而減少了耗時(shí)耗電的片外存儲新品的訪問。這些非常相同的特性可以應(yīng)用于需要AI的視覺應(yīng)用，例如提高視頻會議的質(zhì)量、對視頻門鈴的快速人體檢測/面部識別，甚至自動駕駛應(yīng)用中的行人/障礙物識別。

　　虛擬現(xiàn)實(shí)

　　從郵件/包裹遞送到上述遠(yuǎn)程手術(shù)和工業(yè)機(jī)器人用例，可以在大量潛在應(yīng)用中看到自動和遠(yuǎn)程控制的無人機(jī)和機(jī)器人。這些應(yīng)用需要快速響應(yīng)以識別并規(guī)避各種障礙。這些應(yīng)用的其它重要考慮因素是知識共享、沉浸式培訓(xùn)以及通過AR/VR設(shè)備進(jìn)行的遠(yuǎn)程控制/輔助。通常，AR/VR設(shè)備需要極低的功耗、大量的視頻聚合以及計(jì)算能力。大多數(shù)鈦金系列FPGA中的2.5Gb MIPI硬核IP有助于降低功耗，而嵌入式內(nèi)存和DSP模塊則可以為AR/VR系統(tǒng)累計(jì)并處理大量數(shù)據(jù)。

　　可最終服務(wù)于主流應(yīng)用的FPGA

　　鈦金系列FPGA系列在FPGA固有的靈活性、處理能力和性能優(yōu)勢的基礎(chǔ)上，終于為各公司在功耗、尺寸和成本極為受限的邊緣端，開辟了一條新道路。邊緣給硬件加速帶來了終極挑戰(zhàn)，其中計(jì)算密集型算法必須在極低功耗的約束下實(shí)現(xiàn)最佳性能，同時(shí)還要滿足面對不斷變化的數(shù)據(jù)集和不斷發(fā)展的AI能力以延長設(shè)備使用壽命的敏捷性需求。易靈思并沒有盲目跟風(fēng)其它FPGA公司進(jìn)軍數(shù)據(jù)中心的步伐；雖然在數(shù)據(jù)中心整體功耗與成本核算里，是完全可以承受“奢華”的FPGA的。而易靈思卻通過鈦金系列滿足了所有邊緣計(jì)算的要求。