近年來(lái)，關(guān)于臺(tái)積電先進(jìn)封裝的報(bào)道越來(lái)越多，在這篇文章里，我們基于臺(tái)積電Douglas Yu早前的一個(gè)題為《TSMC packaging technologies for chiplets and 3D》的演講，給大家提供關(guān)于這家晶圓廠巨頭在封裝方面的的全面解讀。為了讀者易于理解，在演講內(nèi)容的基礎(chǔ)上做了部分補(bǔ)充。
本文首先從Douglas Yu演講目錄開(kāi)始，然后是各項(xiàng)詳細(xì)的內(nèi)容。首先，簡(jiǎn)單地?cái)⑹霭雽?dǎo)體產(chǎn)業(yè)迎來(lái)了轉(zhuǎn)折點(diǎn)，然后進(jìn)入本論部分，即TSMC的最先進(jìn)的封裝技術(shù)。具體如下，被稱為“3D Fabric”的2.5/3D的集成化技術(shù)、System scale up和封裝內(nèi)部的互相連接的scale down。
其次，再進(jìn)入第二項(xiàng)本論一一集成不同類型元件的新封裝技術(shù)。具體而言，解釋最先進(jìn)的放熱技術(shù)、硅光電子（Silicon Photonics）的集成化技術(shù)。文章的最后為匯總部分。
Front-end 和Back-end的3D封裝
被TSMC稱為“3D Fabric”的2.5/3D集成化技術(shù)由Front-end（FE 3D） 和Back-end（BE 3D）兩處工程構(gòu)成。Front-end（FE 3D）是一種堆疊硅芯片（Silicon Die）后并相互連接的工藝技術(shù)。有多種分類，如將采用不同代際技術(shù)生產(chǎn)的硅芯片（Silicon Die）連接起來(lái)的技術(shù)、把硅芯片（Silicon Die）與其他材質(zhì)的Die搭載于同一塊基板上的技術(shù)等。
Back-end（BE 3D）是一種高密度地把多個(gè)硅芯片（Silicon Die）連接起來(lái)的同時(shí)，再與封裝基板連接的技術(shù)。之前，TSMC開(kāi)發(fā)了用于智能手機(jī)的封裝技術(shù)“InFO（Integrated Fan-Out，集成扇出型）”和用于高性能計(jì)算機(jī)的封裝技術(shù)“CoWoS（Chip on Wafer on Substrate，晶圓級(jí)封裝）”。二者都具有豐富的量產(chǎn)實(shí)績(jī)。
Front-end的SoIC有兩種技術(shù)，其一為“CoW（Chip on Wafer）”，即一種在硅晶圓（Silicon Wafer）上堆疊芯片（Die）的技術(shù)；其二為“WoW（Wafer on Wafer）”，即一種將多片芯片（Silicon Wafer）堆疊起來(lái)的技術(shù)。此處需要注意的是，SoIC并不是一種將電氣信號(hào)和電源系統(tǒng)等與外部（封裝外部）連接的技術(shù)。通過(guò)與Back-end的3D Fabric或者傳統(tǒng)的封裝技術(shù)相結(jié)合，來(lái)實(shí)現(xiàn)半導(dǎo)體封裝。
就Back-end的“InFO（Integrated Fan-Out，集成扇出型）”而言，它利用線路重布層（RDL：Redistribution Layer，一種將硅芯片（Silicon Die）的輸入/輸出電極引到外部的排線層）和外部電極（焊錫 Bump）實(shí)現(xiàn)高集成度的封裝技術(shù)（InFO的概要將會(huì)在后續(xù)文章種進(jìn)行介紹）。此外，還存在一種被稱為“LSI（Local Silicon Interconnect）”的技術(shù)，即高密度地連接相鄰芯片的技術(shù)。
“CoWoS（Chip on Wafer on Substrate，晶圓級(jí)封裝）”是一種密集地放置硅芯片（Silicon Die）的高集成度封裝技術(shù)。即在可形成精細(xì)的排線和電極的“中間基板（Interpoer）”上密集地放置多個(gè)硅芯片（Silicon Die）（CoWoS技術(shù)將會(huì)在后續(xù)文章中詳細(xì)敘述）?！爸虚g基板（Interpoer）”有硅和RDL兩種選擇項(xiàng)。
多個(gè)裸片（Die）連接技術(shù)
如上文所述，“3D Fabric”由Front-end（FE 3D）和Back-end（BE 3D）兩種技術(shù)構(gòu)成。Front-end（FE 3D）中有一種被稱為“SoIC（System on Integrated Chips）”的、堆疊連接硅芯片（Silicon Die）的技術(shù)，這是一種可以支持“小芯片化”的技術(shù)。“小芯片化”指的是有意地將單顆芯片（Single Die）的系統(tǒng)LSI（SoC：System on a Chip）分割為多個(gè)芯片（Chiplet）的技術(shù)。這項(xiàng)技術(shù)最近才開(kāi)始量產(chǎn)。
Back-end 3D（BE 3D）有兩種將多個(gè)硅芯片（Silicon Die）高密度相互連接的技術(shù)。其一，用于智能手機(jī)的“InFO（Integrated Fan-Out，集成扇出型）”；其二，用于高性能計(jì)算機(jī)（HPC）的“CoWoS（Chip on Wafer on Substrate，晶圓級(jí)封裝）”。二者都已擁有豐富的量產(chǎn)實(shí)績(jī)。
Front-end 3D的SoIC大致分為兩類。其一，利用多個(gè)制造代際技術(shù)迥異的小芯片（Silicon Die，Mini-die）來(lái)完成一個(gè)系統(tǒng)（相當(dāng)于以往的System LSI），即Chiplet結(jié)構(gòu)?？蛇B接的“小芯片（Mini-die）”有各式各樣，如利用最先進(jìn)的工藝技術(shù)生產(chǎn)的N代際Mini-die、N-1代際的Mini-die、以及N-2代際的Mini-die等等。
其二，利用工藝技術(shù)迥異的多個(gè)硅芯片（Silicon Die）組成一個(gè)模組（Module），即異構(gòu)結(jié)構(gòu)（Heterogeneous）。比方說(shuō)，將利用邏輯半導(dǎo)體工藝生產(chǎn)的硅芯片（Silicon Die）和利用存儲(chǔ)半導(dǎo)體工藝技術(shù)生產(chǎn)的硅芯片（Silicon Die）組合起來(lái)。
從“CMOS”轉(zhuǎn)為“CSYS”
就以往的半導(dǎo)體研發(fā)技術(shù)而言，技術(shù)每進(jìn)步一個(gè)代際，單個(gè)硅芯片（Silicon Die，或者稱為Single Chip）上搭載的晶體管數(shù)量大約增加兩倍。反過(guò)來(lái)看，每代技術(shù)下，集成同樣數(shù)量的晶體管所需要的硅面積卻減少一半。其實(shí)現(xiàn)的前提如下，即盡可能地將更多的線路埋入CMOS的單個(gè)芯片（Sigle Die）里，即所謂的“單芯片（Monolithic）集成的最大化”。
但是，就當(dāng)下最先進(jìn)的7納米、5納米代際的CMOS生產(chǎn)而言，將利用不同代際技術(shù)生產(chǎn)的多個(gè)芯片（Die）組合起來(lái)、構(gòu)成一個(gè)系統(tǒng)的做法正在成為最佳解決方案。TSMC把這項(xiàng)解決方案稱為“CSYS（Complementary Systems, SoCs and Chiplets integration”。
組成一個(gè)系統(tǒng)的半導(dǎo)體技術(shù)事例。
?。╝）是傳統(tǒng)的系統(tǒng)LSI（SoC），在單顆芯片（Sigle Die）上實(shí)現(xiàn)最大規(guī)模的線路。
（b）為在邏輯芯片（Logic Die）上堆疊邏輯芯片（Logic Die）（或者存儲(chǔ)芯片）的事例（SoIC）。
?。╟）為水平放置邏輯芯片（Logic Die）（或者存儲(chǔ)芯片）的事例。
?。╠）為在（c）的基礎(chǔ)上，堆疊傳感器芯片（Sensor Die）、高電壓線路（HV）、邏輯芯片（Logic Die）（或者存儲(chǔ)芯片）的SoIC事例。
以往，人們不會(huì)把采用不同工藝生產(chǎn)的硅芯片（Silicon Die）匯集在一起，而是把采用相同工藝技術(shù)生產(chǎn)的硅芯片（Silicon Die）封裝在一起，且人們認(rèn)為這有利于降低整體的成本。但是，就7納米、5納米等尖端的技術(shù)工藝而言，邏輯半導(dǎo)體的微縮化使成本不斷增加，同時(shí)，難以實(shí)現(xiàn)微縮化的線路區(qū)塊（Block）越來(lái)越多。
于是，微縮化的優(yōu)勢(shì)僅存在于大型的線路區(qū)塊（Block）中，而采用尖端工藝變得越來(lái)越普遍。相反，將多個(gè)芯片（Die）以2.5/3D的形式連接起來(lái)的集成技術(shù)（即先進(jìn)封裝技術(shù)）的比重越來(lái)越大。更準(zhǔn)確地說(shuō)，要實(shí)現(xiàn)先進(jìn)系統(tǒng)的研發(fā)，先進(jìn)的封裝技術(shù)是極其重要的。
用于智能手機(jī)的“InFO”的發(fā)展
以下開(kāi)始介紹TSMC研發(fā)的先進(jìn)封裝技術(shù)的最新發(fā)展方向。
TSMC的先進(jìn)封裝技術(shù)始于用于高性能計(jì)算的“CoWoS（Chip on Wafer on Substrate，晶圓級(jí)封裝）”和用于智能手機(jī)的“InFO（CoWoS（Chip on Wafer on Substrate，集成扇出型）”。“CoWoS”在2012年前后開(kāi)始被采用，已經(jīng)有十年的量產(chǎn)實(shí)績(jī)。InFO因在2016年被用于“iPhone 7”的“A10”處理器，而被人們熟知。
CoWoS和InFO已經(jīng)具有十年以上的研發(fā)歷史，至此已經(jīng)派生出多種產(chǎn)品。此外，最近由于SoIC（System on Integrated Chips）研發(fā)的進(jìn)步，將SoIC與CoWoS或者InFO結(jié)合的3D封裝開(kāi)始“登場(chǎng)”。
接下來(lái)，我們來(lái)看看InFO的“衍生品”。就最初的InFO而言，其標(biāo)準(zhǔn)是，在被稱為“InFO PoP（Package on Package）”的InFO上搭載低功耗版本的DRAM（封裝產(chǎn)品）。主要用途為智能手機(jī)的應(yīng)用處理器（AP）。將AP封裝于InFO上，并搭載DRAM，一個(gè)小而薄的模組就誕生了。
最近，又研發(fā)了一項(xiàng)名為“InFO_B（Bottom Only）”的技術(shù)，即可由TSMC以外的其他企業(yè)搭載DRAM。與FCCSP相比，可以獲得更高的性能。在外形尺寸同樣為14mm見(jiàn)方的情況下，比較InFO_B和FCCSP后發(fā)現(xiàn)，InFO_B的優(yōu)勢(shì)如下：有效控制電源電壓下降、可容納更大尺寸的芯片（Die）、可容納更厚的芯片（Die）。
對(duì)InFO的另一個(gè)重要的研發(fā)是，針對(duì)高性能計(jì)算機(jī)（HPC）的改良，這一點(diǎn)我們將在下文中詳細(xì)敘述。
“InFO”技術(shù)在HPC的應(yīng)用
TSMC研發(fā)了用于高性能計(jì)算機(jī)（HPC）的“CoWoS”，且已有十年以上的量產(chǎn)實(shí)績(jī)。CoWoS雖然是一種可應(yīng)用于高速、高頻信號(hào)的優(yōu)秀封裝技術(shù)，但它有一個(gè)致命的弱點(diǎn)。由于“中間基板（Interposer）”采用的是大型的硅基板，因此生產(chǎn)成本極高。
InFO作為一種用于智能手機(jī)的封裝技術(shù)，不需要封裝基板。因此，生產(chǎn)成本較低。于是，基于“InFO”，在搭載多個(gè)芯片（Multi-die，或者Chiplet）的前提下，通過(guò)增加封裝基板，試圖應(yīng)用于HPC，即“InFO_oS”，也可以看做是CoWoS的廉價(jià)版。
InFO_oS的首代產(chǎn)品于2018年開(kāi)始量產(chǎn)。RDL的面積最大可達(dá)Reticle的1.5倍（1,287平方毫米左右）。被看做是Net-work-switch模組。第二代產(chǎn)品為搭載了10顆Chiplet的模組。結(jié)構(gòu)如下：兩顆邏輯Mini-die，8顆用于輸入/輸出（IO）的Mini-die。RDL部分的面積為Reticle的2.5倍（51mm×42mm）。基板的大小為110mm見(jiàn)方。預(yù)計(jì)在2021年內(nèi)量產(chǎn)第二代產(chǎn)品。
介紹兩種改良的InFO封裝
本文開(kāi)始介紹兩種改良了“InFO”技術(shù)的封裝方式，都是應(yīng)用于高性能計(jì)算機(jī)的。其一，堆疊兩個(gè)“InFO”，即“InFO_SoIS（System on Integrated Substrate）”；其二，在模組（尺寸和晶圓大小相近）上橫向排列多個(gè)硅芯片（Silicon Die，或者Chip），再通過(guò)“InFO”結(jié)構(gòu)，使芯片和輸入/輸出端子相互連接，即“InFO_SoW（System on Wafer）”。
首先，我們介紹一下堆疊了兩個(gè)“InFO”的“InFO_SoIS（System on Integrated Substrate）”的技術(shù)概要。在演講幻燈片中展示的“InFO_SoIS”封裝中展示了如下結(jié)構(gòu)。首先，在RDL（線路重布層，Redistribution Layer）上放置SoC（System on a Chip）芯片和I/O芯片，通過(guò)RDL將信號(hào)線和電源線引到下面。這種結(jié)構(gòu)被稱為“InFO 1”。被引到下面的信號(hào)線和電源線經(jīng)由微型凸塊（Micro Bump）與具有多層排線結(jié)構(gòu)的樹(shù)脂基板（RDL）相連接。在多層樹(shù)脂基板的底部廣泛分布著將信號(hào)線和電源線引出的凸塊（Bump），且凸塊的間距（Pitch）比InFO 1更寬。這種結(jié)構(gòu)被稱為“InFO 2”。此外，樹(shù)脂基板的四周還設(shè)計(jì)有防止翹曲的“加強(qiáng)環(huán)（Stiffener Ring）”。
試做的”InFO_SoIS“封裝品將一個(gè)SoC、四個(gè)I/O 芯片容納于InFO 1中，下部由InFO 2支撐。尺寸為91毫米見(jiàn)方。硅芯片（Silicon Die）全部為良品，封裝、組裝的良率超過(guò)95%。此外，100毫米見(jiàn)方的”InFO_SoIS“的封裝良率達(dá)到了100%。
且對(duì)試做的”InFO_SoIS“封裝品和傳統(tǒng)的樹(shù)脂基板（GL102）在毫米波帶中的損耗進(jìn)行了比較。在28GHz情況下，插入損耗（溫度25度一一125度）減少了約25%，在50GHz下，減少了約30%。
InFO實(shí)現(xiàn)了晶圓級(jí)超大處理器
上文中，我們介紹了支持毫米波信號(hào)的”InFO_SoIS“的概要，下面我們介紹晶圓級(jí)（Wafer Scale）的超大型封裝技術(shù)一一”InFO_SoW“的概要?！盜nFO_SoW“技術(shù)被AI初創(chuàng)公司Cerebras Systems研發(fā)的晶圓級(jí)深度學(xué)習(xí)處理器”WSE（Wafer Scale Engine）“采用。WSE的芯片尺寸極大，為215毫米見(jiàn)方，與直徑為300毫米的硅晶圓相匹配。
”InFO_SoW“技術(shù)的特點(diǎn)如下，將大規(guī)模系統(tǒng)（由大量的硅芯片組成）集成于直徑為300毫米左右的圓板狀模組（晶圓狀的模組）上。通過(guò)采用InFO技術(shù)，與傳統(tǒng)的模組相比較，可以獲得更小型、更高密度的系統(tǒng)。
模組的構(gòu)成如下：晶圓狀的放熱模組（Plate）、硅芯片（Silicon Die）群、InFO RDL、電源模組、連接器等。硅芯片群的相互連接、硅芯片群和電源模組以及連接器之間的連接都借由RDL完成。
演講中，還比較了采用倒裝芯片（Flip Chip）技術(shù)的Multi-chip-module（MCM）和”InFO_SoW“。與MCM相比，相互連接的排線寬度、間隔縮短了二分之一，排線密度提高了兩倍。此外，單位面積的數(shù)據(jù)傳輸速度也提高了兩倍。電源供給網(wǎng)絡(luò)（PDN）的阻抗（Impedance）明顯低于MCM，僅為MCM的3%。
CoWoS：十年五代的封裝技術(shù)
如上文所述，TSMC根據(jù)中間基板（Interpoer）的不同，把”CoWoS“分為三種類型。第一，把硅（Si）基板當(dāng)做中間基板，即CoWoS_S（Silicon Interposer），這就是在2011年研發(fā)的最初的”CoWoS“技術(shù)，與過(guò)去的”CoWoS“相比，它的先進(jìn)之處在于，它是一種把硅基板當(dāng)做中間基板的先進(jìn)封裝技術(shù)。
第二為”CoWoS_R（RDL Interposer）“，即把RDL（線路重布層，Redistribution Layer）當(dāng)做中間基板。第三為”CoWoS_L（Local Silicon Interconnect and RDL Interposer）“，即把小型的硅芯片（Silicon Die）和RDL當(dāng)做中間基板。但是，需要讀者留意的是，TSMC把”Local Silicon Interconnect“縮寫(xiě)為”LSI“。
”CoWoS_S（原來(lái)的CoWoS）“是在2011年開(kāi)發(fā)的，且被稱為”第一代（Gen-1）“。被Xilinx的高端FPGA等產(chǎn)品采用。硅制中間基板的最大尺寸為775平方毫米（25mmx31mm）。幾乎接近于一張Reticle 的曝光尺寸（26mm×33mm，ArF液浸式掃描情況下）。即，F(xiàn)PGA芯片（Die）的生產(chǎn)技術(shù)為28納米的CMOS工藝。就采用了此款技術(shù)的Xilinx的高端FPGA”7V2000T“而言，將四顆FPGA邏輯芯片搭載于”CoWoS_S“上。
就2014年研發(fā)的第二代”CoWoS_S“而言，硅制中間基板的尺寸擴(kuò)大到了1,150平方毫米。接近于1.5張Reticle的曝光面積（1,287平方毫米）。在2015年，被Xilinx的高端FPGA”XCVU440“采用。搭載了三顆FPGA的邏輯芯片。FPGA芯片的制造技術(shù)為20納米的CMOS工藝。
就2016年研發(fā)的第三代”CoWoS_S“而言，雖然硅制中間基板的尺寸沒(méi)有什么變化，但是首次混合搭載了高速DRAM模組（HBM）、邏輯芯片。在2016年，被NVIDIA的高端GPU（GP100）采用?；旌洗钶d了GPU芯片和”HBM2“?！盚BM2“為硅芯片（Silicon Die）壓層模組（通過(guò)TSV將四顆DRAM芯片和一顆Base Die（位于最下層）連接起來(lái)），”GP100“上搭載了四顆HBM2模組。將容量為16GB（128GBit）的DRAM和GPU高速連接。
就2019年研發(fā)的第四代”CoWoS_S“而言，硅制中間基板的尺寸擴(kuò)大至相當(dāng)于兩張Reticle的曝光面積。幾乎達(dá)到了1,700平方毫米。這款大型的中間基板上混合搭載了大規(guī)模的邏輯芯片和六個(gè)HBM2。單個(gè)HBM2的存儲(chǔ)容量增加到了8GB（64GBit），因此合為計(jì)48GB（384 GBit），容量是第三代的三倍。
如上所述，原本中間基板的尺寸就很大，如今愈來(lái)愈大。第一代的面積為775mm2（相當(dāng)于一張Reticle），第二代和第三代的面積相當(dāng)于1.5張Reticle，分別為1,150mm2、1,170mm2。第四代面積進(jìn)一步增大，相當(dāng)于兩張Reticle，為1,700mm2。
最初搭載在中間基板上的硅芯片（Silicon Die）為多個(gè)邏輯芯片（Logic Die），第三代以后開(kāi)始混搭邏輯芯片和存儲(chǔ)芯片。即開(kāi)始混合搭載邏輯芯片（SoC）、高速DRAM模組”HBM（High Bandwidth Memory）“的壓層芯片（Die）群。具體而言，一顆SoC芯片和四顆HBM（4Gbit*4顆，合計(jì)為16Gbit）。就第四代而言，在SoC芯片面積（集成程度）擴(kuò)大的同時(shí)，混搭的HBM增至六個(gè)。通過(guò)將單個(gè)HBM的存儲(chǔ)容量增加兩倍，使HBM的總?cè)萘枯^第三代增長(zhǎng)了三倍（48Gbit）。
就今年（2021年）第五代（CoWoS_S，原來(lái)的CoWoS）而言，硅制中間基板的面積擴(kuò)大至2,500mm2，相當(dāng)于三張Reticle，同時(shí)，搭載了八個(gè)HBM，這相當(dāng)于第三代的兩倍。邏輯硅芯片（Logic Silicon Die）還是Chiplet，兩顆Mini-die被放置在1,200mm2的區(qū)域內(nèi)?？纱钶d的HBM的規(guī)格為”HBM2E（即HBM的第二代強(qiáng)化版）“。
就硅制中間基板的RDL（線路重布層，Redistribution Layer）而言，通過(guò)提高銅（Cu）排線的厚度，使方塊電阻（Sheet Resistance）減少了一半（甚至更多）。通過(guò)5層銅排線使硅芯片（Silicon Die）相連接。此外，為了進(jìn)一步減少硅通孔（Through Silicon Via, TSV）的高頻損耗，針對(duì)TSV進(jìn)行了再次設(shè)計(jì)。在2GHz～14GHz高頻帶的插入損耗（S21）為0.1dB（甚至更高），重新設(shè)計(jì)后為0.05dB。此外，通過(guò)將”嵌入式深溝電容（eDTC，embedded Deep Trench Capacitor）“裝入硅制中間基板，穩(wěn)定了電源系統(tǒng)。eDTC的容量密度為300nF/mm2。在100MHz~2GHz頻帶，電源分布網(wǎng)絡(luò)（PDN）的電阻抗（Impedance）減少了35%（得益于eDTC）。
新一代（第六代）的”CoWoS_S“預(yù)計(jì)在2023年研發(fā)。硅制中間基板的尺寸達(dá)到4張Reticle的尺寸。計(jì)算下來(lái)為3,400mm2左右（約58.6mm見(jiàn)方）。邏輯部分搭載兩顆（或者更多）Mini-die，存儲(chǔ)部分搭載了12個(gè)HBM。對(duì)應(yīng)的HBM的規(guī)格為”HBM3“。