《電子技術(shù)應(yīng)用》
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一種加速大規(guī)模模擬和射頻IC后仿真的驗(yàn)證流程
2022年電子技術(shù)應(yīng)用第8期
陳思雨1，黃亞平1，胡 劼1，曾 義2
1.深圳市中興微電子技術(shù)有限公司，廣東 深圳518055；2.上海楷登電子科技有限公司，上海200120
摘要： 近年來(lái)，模擬射頻IC的功能越來(lái)越多, 導(dǎo)致片上集成的功能模塊快速增加。且進(jìn)入到先進(jìn)工藝節(jié)點(diǎn)后, 單一模塊的后仿真網(wǎng)表規(guī)模急劇增加。對(duì)后仿真速度以及debug效率提出了極高的要求，除了使用更為先進(jìn)的FULL-SPICE 仿真器(比如Cadence Spectre X等)提升仿真速度之外, 對(duì)后仿真輸入文件格式的選擇與優(yōu)化同樣是一種有效提升整體后仿真效率的方法。主要討論Cadence Quantus最新的SmartView輸出格式以及與ADE Assembler和Spectre X聯(lián)合加速后仿真驗(yàn)證的一種新流程，并給出了與傳統(tǒng)流程的對(duì)比結(jié)果。
中圖分類(lèi)號(hào)： TN402
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.229802
中文引用格式： 陳思雨，黃亞平，胡劼，等. 一種加速大規(guī)模模擬和射頻IC后仿真的驗(yàn)證流程[J].電子技術(shù)應(yīng)用，2022，48(8)：42-45.
英文引用格式： Chen Siyu，Huang Yaping，Hu Jie，et al. A verification flow on speed-up large-scale analog and RFIC post-layout simulations[J]. Application of Electronic Technique，2022，48(8)：42-45.
A verification flow on speed-up large-scale analog and RFIC post-layout simulations
Chen Siyu1，Huang Yaping1，Hu Jie1，Zeng Yi2
1.Sanechips Technology Co.，Ltd.，Shenzhen 518055，China；2.Cadence Design Systems，Inc.，Shanghai 200120，China
Abstract： Recently, the functions and features implemented on Analog/RF ICs increases greatly which requires much more circuit blocks to be integrated into one single chip. On the other hand, with advanced node processes adopted, the post-layout netlist size of a single circuit block increases sharply. All of these pose a high demand on performance and efficiency of post-layout simulations and debugs. Except on adopt advanced Full-SPICE simulators, like Cadence Spectre X, to speed-up post-layout simulations, the choice and optimization method on post-layout input for simulator is another efficient methodology to speed-up overall post-layout verifications. This paper mainly focused on introducing a new post-layout simulation speed-up flow provided by Cadence Quantus SmartView and ADE Assembler with Spectre X,also comparisons with traditional flows are presented.
Key words : Quantus；SmartView；ADE Assembler；large-scale post-layout verification

0 引言

    一般模擬射頻電路仿真流程主要包括網(wǎng)表生成(netlisting)，仿真(simulation)和結(jié)果計(jì)算(results evaluation)。純粹仿真速度的提升毫無(wú)疑問(wèn)能加快模擬設(shè)計(jì)迭代，但是另一方面，隨著模擬射頻電路復(fù)雜性的增加以及制造工藝的不斷進(jìn)步，模擬工程師需要考慮和驗(yàn)證的工藝角(PVT corner)急劇增加，需要處理的電路規(guī)模越來(lái)越龐大。著眼于模擬射頻電路仿真驗(yàn)證全流程的設(shè)計(jì)方法學(xué)需要進(jìn)一步優(yōu)化。

    Cadence Quantus晶體管級(jí)寄生參數(shù)抽取工具提供的SmartView輸出格式正是針對(duì)這種需求推出的。該輸出格式是ADE Assmbler以及Spectre X仿真器無(wú)縫支持的，在生成SmartView這種格式的網(wǎng)表時(shí)所需要的時(shí)間急劇減小，相比于傳統(tǒng)的av-extracted view，其OA view的體積縮小非常多，且在整個(gè)寄生參數(shù)抽取到仿真開(kāi)始這一過(guò)程中，寄生參數(shù)網(wǎng)表僅需完整產(chǎn)生一次，而傳統(tǒng)流程是完整的兩次，另外，SmartView還保留了傳統(tǒng)av-extracted view提供的后仿真debug流程。

    本文應(yīng)用兩個(gè)規(guī)模不同的后仿真設(shè)計(jì)，對(duì)比Quantus生成SmartView以及av-extracted view的時(shí)間，ADE Assembler在netlisting這兩種view時(shí)需要的時(shí)間以及仿真器(Spectre X)在這兩種情況下的性能與精度情況。




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作者信息：

陳思雨1，黃亞平1，胡  劼1，曾  義2

(1.深圳市中興微電子技術(shù)有限公司，廣東 深圳518055；2.上?？请娮涌萍加邢薰荆虾?00120)




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