當(dāng)前，以ChatGPT為代表的生成式人工智能應(yīng)用風(fēng)頭無兩，正在全球科技巨頭間掀起新一輪的技術(shù)競(jìng)賽。在很多人看來，ChatGPT的上線或可被視作一次新產(chǎn)業(yè)革命的引爆點(diǎn)，而這個(gè)引爆點(diǎn)之所以能出現(xiàn)，則離不開背后的高性能計(jì)算與大數(shù)據(jù)基礎(chǔ)設(shè)施。

　　ChatGPT基于Open AI公司的GPT-3系列語(yǔ)言大模型來實(shí)現(xiàn)，GPT（Generative Pre-trained Transformer）即生成式預(yù)訓(xùn)練轉(zhuǎn)換模型，是一種基于互聯(lián)網(wǎng)可用數(shù)據(jù)訓(xùn)練的文本生成深度學(xué)習(xí)模型。

　　為了實(shí)現(xiàn)和人類可比擬的語(yǔ)言交互和語(yǔ)言組織能力，GPT-3的參數(shù)達(dá)到1750億個(gè)，相比之下，2018年推出的GPT-1，參數(shù)為1.17億個(gè)，而2019年推出的GPT-2參數(shù)則達(dá)到15億個(gè)，量變最終將引發(fā)質(zhì)變，參數(shù)規(guī)模的飛速膨脹，對(duì)支撐GPT運(yùn)行的硬件系統(tǒng)提出了越來越高的要求，對(duì)于類似GPT這樣的大模型，沒有高性能硬件支撐，根本無法去實(shí)現(xiàn)與部署，更不要說隨著新數(shù)據(jù)的涌入來迭代了。

　　所以，在眾廠商紛紛宣布加碼大模型AI投入時(shí)，有人斷言，新一輪AI競(jìng)賽鹿死誰(shuí)手還很難說，但高性能計(jì)算（HPC）系統(tǒng)中的高算力芯片、高帶寬互連芯片和存儲(chǔ)芯片一定是贏家。

　　HPC及其核心芯片發(fā)展趨勢(shì)

　　那么，高性能計(jì)算要如何發(fā)展才能更好地支持新一波人工智能發(fā)展浪潮？而人工智能將如何影響到高性能計(jì)算本身呢？有如下幾點(diǎn)，可供探討。

　　第一，高性能計(jì)算與人工智能相得益彰。人工智能的每一次高速發(fā)展，都離不開背后硬件基礎(chǔ)設(shè)施的支持，而高速發(fā)展的AI又對(duì)硬件基礎(chǔ)設(shè)施提出了更高的要求，激勵(lì)芯片或系統(tǒng)性能成倍上升。

　　在Open AI 2018年發(fā)布的報(bào)告中，對(duì)自2012至2018年人工智能訓(xùn)練對(duì)算力的需求超過30萬(wàn)倍，算力需求平均每3.5個(gè)月翻一番，這給芯片及硬件系統(tǒng)更新?lián)Q代帶來極大壓力，因?yàn)榘茨柖傻男阅苌?jí)速度，已經(jīng)不能滿足AI訓(xùn)練對(duì)芯片性能的需求增長(zhǎng)速度了。

　　為了打破性能瓶頸，新思科技提出了SysMoore開發(fā)方法學(xué)，通過全系統(tǒng)優(yōu)化，有效釋放了性能提升潛力。

　　反過來，AI能力也在提升芯片開發(fā)效率，幫助開發(fā)者設(shè)計(jì)出性能更出色的芯片。例如，通過應(yīng)用新思科技的DSO.ai工具，開發(fā)者將一款HPC處理器的運(yùn)行頻率提高了100Mz，而開發(fā)時(shí)間縮短了一半，整個(gè)團(tuán)隊(duì)的產(chǎn)出效率提升至原來的三倍。

　　第二，HPC芯片性能提升方式從平面擴(kuò)展轉(zhuǎn)變?yōu)榱Ⅲw增長(zhǎng)。多晶片系統(tǒng)（Multi-Die System）正在成為HPC芯片的主要發(fā)展潮流，從HPC的系統(tǒng)角度來看，采用先進(jìn)封裝技術(shù)將不同芯片封裝在一起的方式，比PCB互連能大幅提升系統(tǒng)性能，因而HPC芯片在實(shí)現(xiàn)上，2.5D封裝與3D封裝的設(shè)計(jì)將越來越多。

　　而由于成熟的接口IP可以直接以芯粒（Chiplet）方式與計(jì)算內(nèi)核進(jìn)行拼接，多晶片系統(tǒng)開發(fā)方式還可以有效保證良率，加快開發(fā)效率。

　　多晶片系統(tǒng)的實(shí)現(xiàn)，需要設(shè)計(jì)方法學(xué)的更新，以實(shí)現(xiàn)高帶寬、低延遲、低功耗和無差錯(cuò)工作的片間接口，多晶片系統(tǒng)的片間接口技術(shù)對(duì)于數(shù)據(jù)中心與邊緣設(shè)備的快速、可靠的數(shù)據(jù)傳輸至關(guān)重要。

　　采用先進(jìn)封裝技術(shù)將芯片進(jìn)行立體堆疊，為芯片性能提升打開了無限可能，但也需要更強(qiáng)的EDA工具、設(shè)計(jì)方法學(xué)和IP，來處理多晶片系統(tǒng)中的異構(gòu)集成、互連和封裝問題。此外，隨著數(shù)據(jù)中心互連技術(shù)的發(fā)展，開發(fā)者還需要具備硅光學(xué)等領(lǐng)域的專業(yè)知識(shí)和技術(shù)。

　　新思科技的3DIC Compiler是一個(gè)高效易用的多晶片系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)平臺(tái)，可以為各種不同工藝制造的芯粒拼接堆疊提供完整的開發(fā)環(huán)境。

　　例如，從多晶片系統(tǒng)項(xiàng)目啟動(dòng)時(shí)，開發(fā)者就需要用3DIC Compiler對(duì)多晶片系統(tǒng)進(jìn)行功能劃分，將整體設(shè)計(jì)分解為多個(gè)芯粒，接下來，可以用3DIC Compiler進(jìn)行早期版圖規(guī)劃和基于封裝的信號(hào)完整性分析，以實(shí)現(xiàn)更好的片間連接性能和更優(yōu)的功耗表現(xiàn)。

　　第三，邊緣計(jì)算設(shè)備將不斷進(jìn)步迭代。人工智能的訓(xùn)練發(fā)生在數(shù)據(jù)中心，但推理或數(shù)據(jù)收集都離不開邊緣設(shè)備。

　　在人工智能應(yīng)用中，對(duì)邊緣設(shè)備的延遲要求越來越高，希望能進(jìn)一步減少邊緣設(shè)備數(shù)據(jù)處理和傳輸延遲，這就要求優(yōu)化邊緣設(shè)備主芯片的數(shù)據(jù)傳輸速度和效率。而邊緣設(shè)備數(shù)量眾多，因而在芯片層面能夠降低功耗的話，將對(duì)整個(gè)云加邊緣體系的節(jié)能降耗貢獻(xiàn)極大。

　　所以，邊緣端芯片需要強(qiáng)大的仿真和驗(yàn)證工具、功耗和熱分析功能、設(shè)計(jì)布局的智能實(shí)施，以及一系列關(guān)鍵功能和接口的認(rèn)證IP模塊，新思科技可以為開發(fā)者提供從邊緣到云端可應(yīng)用的基礎(chǔ)IP、接口IP、安全I(xiàn)P和處理器IP，優(yōu)化實(shí)現(xiàn)高性能、低延遲和低功耗，同時(shí)支持先進(jìn)的工藝技術(shù)。

　　第四，從信息安全、可靠性和運(yùn)營(yíng)成本等考慮，HPC芯片需要全生命周期管理。HPC系統(tǒng)規(guī)模巨大，運(yùn)營(yíng)成本高昂，可以處理PB乃至ZB級(jí)別的數(shù)據(jù)，可以實(shí)時(shí)運(yùn)行大模型。這種級(jí)別的系統(tǒng)一旦出現(xiàn)故障，由于業(yè)務(wù)暫停造成的經(jīng)濟(jì)損失，數(shù)字會(huì)十分驚人。

　　所以，一個(gè)好的HPC系統(tǒng)，應(yīng)該具備卓越的可靠性、可用性和服務(wù)能力，而要做到這一點(diǎn)，系統(tǒng)角度可以通過冗余設(shè)計(jì)來增加可靠性，但更重要的則是從芯片層級(jí)來減少故障率。

　　在芯片層級(jí)減少系統(tǒng)的故障率，就需要用到新思科技的硅生命周期管理（Silicon Lifecycle Management，SLM ）的理念。

　　SLM通過內(nèi)置IP來收集芯片運(yùn)行中的各種參數(shù)，并將芯片運(yùn)行數(shù)據(jù)傳輸至指定位置進(jìn)行分析和跟蹤，從而讓系統(tǒng)可以實(shí)時(shí)監(jiān)控各個(gè)核心芯片的運(yùn)行狀況，為系統(tǒng)建立起芯片健康狀況跟蹤圖，從而更好地預(yù)測(cè)和預(yù)防故障的發(fā)生，最終實(shí)現(xiàn)故障率降低和最小化故障損失。

　　第五，可持續(xù)發(fā)展是HPC產(chǎn)業(yè)長(zhǎng)期繁榮的基礎(chǔ)。由于規(guī)模巨大，HPC系統(tǒng)能耗驚人，專家預(yù)測(cè)，到2030年，僅數(shù)據(jù)中心用電量將占到全球總用電量的3%至7%，不少區(qū)域甚至抵制建設(shè)數(shù)據(jù)中心，以免因其耗能巨大而導(dǎo)致當(dāng)?shù)丨h(huán)境惡化。所以，如何有效解決HPC/數(shù)據(jù)中心能耗和散熱問題，已經(jīng)成為其能否可持續(xù)發(fā)展的關(guān)鍵。

　　在新思科技為HPC/數(shù)據(jù)中心提供的完整解決方案中，處處體現(xiàn)了節(jié)能降耗的理念。例如，通過低功耗設(shè)計(jì)方法學(xué)和功耗優(yōu)化過的IP核來實(shí)現(xiàn)HPC芯片的整體功耗優(yōu)化，從而降低HPC系統(tǒng)能耗，有效降低系統(tǒng)功耗，而新思科技各種高效率開發(fā)、仿真和驗(yàn)證工具，大幅降低了研發(fā)一款芯片的總體用時(shí)和資源占用，則是從更廣泛角度上為可持續(xù)發(fā)展做出的貢獻(xiàn)。

　　總結(jié)

　　隨著互聯(lián)網(wǎng)與人工智能技術(shù)的發(fā)展，HPC產(chǎn)業(yè)的重要性與日俱增，大數(shù)據(jù)與大數(shù)據(jù)模型的應(yīng)用，都對(duì)HPC系統(tǒng)的性能與能耗提出了更高要求，只有從芯片層級(jí)出發(fā)來對(duì)HPC系統(tǒng)進(jìn)行優(yōu)化，才能真正讓HPC系統(tǒng)性能不斷升級(jí)，能效持續(xù)優(yōu)化，走上真正的可持續(xù)發(fā)展之路。

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