一種高效能可重構1 024位大數(shù)乘法器的設計
電子技術應用
蘇成，夏宏
華北電力大學， 北京100096
摘要： 在SM9加密等算法中經常使用大數(shù)乘法，為了解決大數(shù)乘法中關鍵電路延遲過高、能耗過大的問題，設計了一種基于流水線的可重構1 024位乘法器。使用64位乘法單元和128位先行進位加法單元，分20個周期流水產生最終結果，緩解了傳統(tǒng)乘法器中加法部分的延時，實現(xiàn)電路復用，有效減小能耗。在SMIC 0.18 μm工藝庫下，關鍵電路延遲2.5 ns，電路面積7.03 mm2 ，能耗576 mW。
中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.234199
中文引用格式： 蘇成，夏宏. 一種高效能可重構1 024位大數(shù)乘法器的設計[J]. 電子技術應用，2024，50(3)：31-35.
英文引用格式： Su Cheng，Xia Hong. Design of an efficient and reconfigurable 1 024 bit large numbers multiplier[J]. Application of Electronic Technique，2024，50(3)：31-35.
中文引用格式： 蘇成，夏宏. 一種高效能可重構1 024位大數(shù)乘法器的設計[J]. 電子技術應用，2024，50(3)：31-35.
英文引用格式： Su Cheng，Xia Hong. Design of an efficient and reconfigurable 1 024 bit large numbers multiplier[J]. Application of Electronic Technique，2024，50(3)：31-35.
Design of an efficient and reconfigurable 1 024 bit large numbers multiplier
Su Cheng，Xia Hong
North China Electric Power University， Beijing 100096，China
Abstract： Large number multiplication is often used in algorithms such as SM9 encryption. In order to solve the problem of high delay and energy consumption in key circuits in large number multiplication, a reconfigurable 1 024 bit multiplier based on pipeline was designed. By using 64 bit multiplication units and 128 bit carry ahead addition units, the final result is generated in 20 cycles, alleviating the delay of the addition part in traditional multipliers, achieving circuit multiplexing, and effectively reducing energy consumption. In the SMIC 0.18 μm process library, the critical circuit has a delay of 2.5 ns, a circuit area of 7.03 mm2, and an energy consumption of 576 mW.
Key words : large number multiplication；pipeline；Wallace tree；reconfigurable
引言
隨著FPGA工藝的不斷發(fā)展，在處理冗雜數(shù)據(jù)中使用硬件加速逐漸成為研究熱點。乘法作為加密算法的重要組成部分[1]，其硬件消耗和時間開銷很大程度上影響著整個加密算法的性能。我國于2017年頒布的《SM9標識密碼算法》中，多次使用了1 024位大數(shù)乘法[2]。
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作者信息：
蘇成，夏宏 華北電力大學
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