??? 摘? 要： 設計了一種應用于多標準收發(fā)器的重構" title="重構">重構" title="可重構" title="可重構">可重構">可重構流水線結構模數轉換器，通過一個重構配置控制信號動態(tài)地配置采樣頻率" title="采樣頻率">采樣頻率的大小及分辨率的位數，以滿足不同標準及系統(tǒng)的需要。在設計中還采用了共源共柵兩級運放和差分動態(tài)比較器" title="比較器">比較器來優(yōu)化電路的速度和功耗。仿真結果表明這種可重構流水線結構模數轉換器能夠很好地實現采樣頻率及分辨率位數的可重構。?

????關鍵詞： 可重構；流水線；共源共柵兩級運放；差分動態(tài)比較器

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??? 隨著無線通信技術的快速發(fā)展，能夠兼容不同通信協(xié)議的多標準收發(fā)器已經成為當前研究熱點之一。而模數轉換器（ADC）作為其中的一個重要模塊，也受到越來越多的關注。在收發(fā)器中不同的接收模式下，系統(tǒng)對模數轉換器的采樣頻率和分辨率位數的要求不同。為了滿足系統(tǒng)需要，每一種接收模式都要對應一個特定采樣頻率和分辨率位數的模數轉換器。因此，對于一個存在多種接收模式的多標準收發(fā)器^[1][2]來說，僅僅在模數轉換器方面就需要占用較大的芯片面積及較長的設計時間。?

??? 本文主要設計了一種可重構流水線結構模數轉換器。該模數轉換器通過重構配置控制電路產生一組控制信號來選擇不同的流水線級數及時鐘信號，從而產生一個采樣頻率（最高可達50MS/s）和分辨率位數（6～12位）一定的模數轉換器。此外在設計中還采用了共源共柵兩級運算放大器及差分動態(tài)比較器技術來優(yōu)化電路的速度及功耗。仿真結果表明，這種可重構流水線結構的模數轉換器能夠自動實現采樣頻率及分辨率位數（6～12位）的可重構，特別適用于多標準收發(fā)器中。?

1 可重構流水線ADC的結構?

??? 可重構流水線ADC的結構示意圖如圖1所示，它由一個采樣保持電路、11級1.5位/級的流水線、一個重構配置控制電路、延時和數字校正電路等組成；其中前面10級流水線結構完全相同，每級都包括一個2位的子ADC和一個MDAC電路；第11級流水線是一個2位的全并行ADC。?

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??? 整個可重構流水線ADC的工作原理如下：重構配置控制信號送給重構配置控制電路，重構配置控制電路則根據重構配置控制信號的大小從時鐘信號中選擇一個時鐘頻率送給采樣保持電路作為采樣時鐘信號，同時也作為整個ADC的時鐘信號。這樣，不同的重構配置控制信號就可能選擇不同的時鐘信號，從而實現ADC采樣頻率的配置。在產生時鐘信號的同時重構配置控制電路也發(fā)出一組控制信號S0～S11及R12～R6控制11級流水線的工作狀態(tài)，其中控制信號R12～R6在ADC工作期間只有一個是處于有效狀態(tài)，亦即R12～R6所控制的開關只有一個是處于導通狀態(tài)，其他都斷開。由此決定可重構流水線ADC分辨率的位數，并通過S0～S11把沒有用到的流水線級數關斷，以節(jié)省功耗。例如：當R11有效時，ADC的分辨率位數為11位，采樣保持電路的輸出直接送給第2級流水線作為其輸入，同時把第1級流水線關斷以節(jié)省電路的功耗。當ADC的采樣頻率和分辨率位數配置之后，整個電路的工作情況就同一般結構的流水線ADC^[3]一樣，由采樣保持電路對輸入的模擬信號進行采樣，并將保持的采樣值送給與之相連的流水線級。接收到采樣值的流水線級就對接收到的信號進行轉換處理，產生一個2位的數字信號送給延時和數字校正電路，同時產生一個余量增益信號送給下一級流水線作為其輸入信號。以此類推，直至最后一級流水線轉換完成。各級流水線轉換完成后產生的2位數字信號經延時對齊及數字校正后得到最終的數字輸出。通過不同的重構配置控制信號，該模數轉換器可以實現采樣頻率（最高可達50MS/s）以及分辨率位數（6～12位）的動態(tài)配置，可以滿足多標準接收器在不同的接收模式下對采樣頻率大小及分辨率位數的需要。?

2 關鍵電路設計?

2.1 采樣保持電路?

??? 采樣保持電路是流水線ADC中關鍵的模塊。它在采樣周期時，對輸入的模擬信號進行準確采樣，在保持周期時，將采樣結果保持一段時間，即實現模擬信號的離散化，其速度和精度直接決定了整個流水線ADC的速度與精度。本設計中采用了全差分結構底極板采樣電荷轉移結構采樣保持電路，其結構示意圖如圖2所示。該電路使用兩相非交疊時鐘，除了時鐘clk1之外，還存在時鐘clk1′和clk1″，按照clk1′、clk1″和clk1的順序依次閉合，然后再相繼斷開。?

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??? 根據時鐘，該電路的工作可分為采樣和保持兩個階段。在采樣階段，時鐘clk1、clk1′和clk1″有效，運算放大器的兩個輸入端被短路，電容CS對輸入信號進行采樣并以電荷的形式存儲起來。在保持階段，clk2有效，存儲于C_S上的電荷轉移到電容C_f上，從而實現了對采樣電壓的保持。由于采用了全差分結構、相應的時鐘控制以及底極板采樣技術，可以有效地降低開關溝道電荷注入、時鐘饋通、共模電壓、溫度漂移等的影響，提高了電路的精度。此外為了減小由輸入采樣開關M1、M2的非線性導通電阻引入的非線性，還采用了柵壓自舉電壓控制的NMOS采樣開關以改進采樣開關的線性度，提高精度及輸入信號的范圍。?

2.2 運算放大器?

??? 運算放大器是采樣保持電路的核心，其性能直接影響采樣保持電路的速度和精度，是流水線ADC電路設計的關鍵。本設計采用共源共柵兩級運算放大器^[4]，其第一級采用高速的套筒式共源共柵運算放大器來彌補兩級運算放大器速度慢的缺點，因此整個電路具有相對較高的增益、較高的速度、較低的功耗和噪聲及較大的輸出擺幅等特點，其電路結構如圖3所示。

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??? 由于在第一級中采用了共源共柵（cascode）結構，極大地提高了第一級的輸出阻抗，具有較高的增益。其直流增益可表示為：?

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??? 在設計中采用了共源共柵補償，即在第一級的cascode結點和第二級的輸出結點之間接了一個補償電容C_C。這種補償產生了一個低頻主極點，并在較高頻率處產生了兩個互補的零點和極點。這種補償方法同Miller補償相比，在提高相位裕度的同時，可以提供更大的帶寬。補償電容C_C的大小對于運算放大器的相位裕度和單位增益帶寬都有很大的影響，并且隨著C_C的增加，運算放大器的單位增益帶寬會降低，而相位裕度則會增大。?

??? 仿真結果表明，該運算放大器在3.3V的電源電壓下，直流增益為98dB，單位增益帶寬為348MHz，相位裕度位為61度，完全能夠滿足系統(tǒng)的要求。?

2.3 動態(tài)比較器?

??? 在流水線ADC中，每一級內部的子ADC都是一個由多個比較器組成的全并行ADC，可以說比較器是整個ADC中使用最多的單元電路，其功耗是整個ADC功耗的一個重要組成部分。由于采用了數字校正技術，可以對比較器的輸出信號進行校正，因而對比較器的失調指標要求比較寬松，使得在比較器的設計中，在滿足速度要求的前提下，可以通過犧牲精度來降低功耗。本設計中采用差分結構動態(tài)比較器^[5]，它由交叉耦合的差分對和鎖存器負載組成，由于整個比較器電路的電源和地之間不存在直流通路，因此不消耗靜態(tài)電流，其結構如圖4所示。

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??? 當Vlatch信號為低電平時，M5、M6管截止，M9、M12管導通，比較器的兩個輸出端全部被置位為高電平，此時，M7、M8管導通，M1~M4管的漏端被充電至(VDD-VT)，而M5、M6管的漏端電壓則由比較器的輸入信號決定。當Vlatch信號為高電平時，M9、M12管截止，M5、M6導通，差分對開始工作，對（V_in+-V_in-）和（V_ref+-V_ref-）進行比較，引起比較器左右兩個支路也即兩個輸出端的泄放電流不同，從而導致鎖存器發(fā)生翻轉，輸出比較結果，同時電源電流也被切斷。?

??? 由上面的分析可以看出，在整個比較過程中，功率消耗僅僅發(fā)生在轉換瞬間，其靜態(tài)功耗可以忽略不計；同時該比較器的輸入管在比較開始時工作在飽和區(qū)，具有較大的跨導，因此這種差分結構的動態(tài)比較器具有較高的速度和分辨率。仿真結果表明，該比較器在不同的仿真條件下失調電壓小于15mV，建立時間約為3ns，而功耗僅為0.2mW。?

3 仿真結果與結論?

??? 本文基于0.18μm CMOS數?；旌瞎に嚹Ｐ停褂肏spice對流水線可重構ADC中的關鍵電路進行了仿真，并使用Matlab對整個可重構流水線ADC進行了行為級仿真。表1總結了在不同的重構控制配置信號下，即在不同采樣頻率和分辨率位數下，可重構流水線ADC的有效位數。從表1可以看出，所設計的可重構流水線ADC在給定的采樣頻率和分辨率位數下，都達到了設計要求。

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??? 本文在傳統(tǒng)流水線結構模數轉換器基礎之上增加了一個重構配置控制電路及其他部分電路，設計了一種可重構流水線結構模數轉換器。該模數轉換器可以根據輸入信號范圍及系統(tǒng)需要通過一個重構配置控制信號來動態(tài)地配置采樣頻率的大小及分辨率的位數，特別適用于多標準收發(fā)器中。在實際應用中，根據輸入信號的頻率范圍及系統(tǒng)需要，可以通過重構配置控制信號來配置ADC的采樣頻率和分辨率位數。?

參考文獻?

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