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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場對具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時應(yīng)對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

基于無人機(jī)平臺的動目標(biāo)航跡模擬算法

測控設(shè)備是保障我國航天任務(wù)順利進(jìn)行的必要手段。多年來測控技術(shù)人員在任務(wù)間隙，一直利用測控設(shè)備隨機(jī)的軟件模擬實戰(zhàn)任務(wù)以進(jìn)行日常訓(xùn)練。這種模擬方式一方面無法實現(xiàn)全系統(tǒng)的閉環(huán)模擬，另一方面需要系統(tǒng)的更新系統(tǒng)仿真軟件才可以實現(xiàn)新場景、新業(yè)務(wù)的模擬。通過引入無人機(jī)平臺配合載荷模塊這一概念，從坐標(biāo)轉(zhuǎn)換的角度出發(fā)，在理論上推導(dǎo)了利用“無人機(jī)+載荷”實現(xiàn)動目標(biāo)模擬的算法流程。通過算法仿真，證實了利用該算法流程實現(xiàn)真實彈道模擬的可行性。

發(fā)表于：12/20/2022

教程：關(guān)于FPGA上HBM 425GB/s內(nèi)存帶寬的實測

　　本文是第一篇詳細(xì)介紹HBM在FPGA上性能實測結(jié)果的頂會論文（FCCM2020，Shuhai: Benchmarking High Bandwidth Memory on FPGAs），作者是浙江大學(xué)王則可博士！感謝王則可博士允許本公眾號轉(zhuǎn)載該論文的中文譯文。論文給出了FPGA上HBM可提供高達(dá)425GB/s內(nèi)存帶寬的實測結(jié)果！結(jié)合前兩天，本公眾號轉(zhuǎn)發(fā)老石的文章，目前采用Chiplet技術(shù)的光口速率可以達(dá)到驚人的2Tbps。而本文介紹的同樣采用Chiplet技術(shù)的HBM，訪存帶寬高達(dá)425GB/s，那么采用這樣光口和緩存的網(wǎng)卡會是一種怎樣的高性能呢？對NIC或者Switch內(nèi)部的總線帶寬又有怎樣的要求呢？我們期待著能夠用2Tbps接口和HBM技術(shù)的NIC或者Switch的出現(xiàn)。

發(fā)表于：12/20/2022

教程：FPGA對芯片有何影響 FPGA如何實現(xiàn)連接？

　　FPGA（現(xiàn)場可編程門陣列）自誕生以來就一直在沖擊著專用集成電路（ASIC，ApplicaTIon Specific Integrated Circuit）芯片界的神經(jīng)。在20世紀(jì)80年代中期，RossFreeman和他的同事從Zilog手中購買了這項技術(shù)，并著手創(chuàng)辦了針對ASIC仿真和教育市場的Xilinx。（Zilog出自?？松梨谑凸?，因為在20世紀(jì)70年代，人們已經(jīng)開始擔(dān)心石油會在30年后枯竭，這一點(diǎn)在今天仍然適用）。同時，Altera也以類似的技術(shù)為核心成立。

發(fā)表于：12/20/2022

教程：基于FPGA的Sobel邊緣檢測工作原理

　　在本項目中，我們將研究如何使用 HLS 構(gòu)建 Sobel 邊緣檢測 IP 核，然后將其包含在我們選擇的 Xilinx FPGA 中。

發(fā)表于：12/20/2022

教程：FPGA高速信號處理的片外靜態(tài)時序分析

　　在高速信號處理時的時許約束不僅僅包括片內(nèi)時序約束，要想實現(xiàn)高速信號的有效傳輸就必須進(jìn)行片外靜態(tài)時序分析。本文作為在高速信號處理時信號輸入輸出的理論參考，之所以說作為理論參考是因為由于高速信號處理，具體的一些參數(shù)無法實際計算出來，只能在理論參考的方向進(jìn)行不斷嘗試。

發(fā)表于：12/20/2022

入門：FPGA知識匯集-FPGA時序基礎(chǔ)理論

　　對于系統(tǒng)設(shè)計工程師來說，時序問題在設(shè)計中是至關(guān)重要的，尤其是隨著時鐘頻率的提高，留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，要想在很短的時間限制里，讓數(shù)據(jù)信號從驅(qū)動端完整地傳送到接收端，就必須進(jìn)行精確的時序計算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質(zhì)量是確保穩(wěn)定的時序的關(guān)鍵，由于反射，串?dāng)_造成的信號質(zhì)量問題都很可能帶來時序的偏移和紊亂。因此，對于一個信號完整性工程師來說，如果不懂得系統(tǒng)時序的理論，那肯定是不稱職的。本章我們就普通時序（共同時鐘）和源同步系統(tǒng)時序等方面對系統(tǒng)時序的基礎(chǔ)知識作一些簡單的介紹。

發(fā)表于：12/20/2022

教程：AMD-XilinxFPGA解決傳輸中的信號完整性方案

　　隨著數(shù)據(jù)帶寬需求的持續(xù)增長，數(shù)據(jù)傳輸從并行變成串行，收發(fā)器的速率越來越高，無論在單板內(nèi)或者通過光纖和背板傳輸，都會帶來一系列信號完整性問題。信號完整性，是指系統(tǒng)電路在信號傳輸過程中保持信號時域和頻域特性的能力。如果信號經(jīng)過信號線傳輸后依舊能保持其正確的功能特性，即信號在電路中能以正確的時序、幅度、相位等做出相應(yīng)的動作，就表明該電路有較好的信號完整性。反之，就是信號完整性是有一定的問題的。信號完整性問題如何解決，如何保證誤碼率滿足協(xié)議要求，從芯片選型、電路設(shè)計，再到PCB Layout的全過程都需要考慮。

發(fā)表于：12/11/2022

入門：FPGA/CPLD設(shè)計的8個常見問題

　　這里的面積指一個設(shè)計消耗FPGA/CPLD的邏輯資源的數(shù)量，對于FPGA可以用消耗的FF（觸發(fā)器）和LUT（查找表）來衡量，更一般的衡量方式可以用設(shè)計所占的等價邏輯門數(shù)。速度指設(shè)計在芯片上穩(wěn)定運(yùn)行所能達(dá)到的最高頻率，這個頻率由設(shè)計的時序狀況來決定，以及設(shè)計滿足的時鐘要求：PAD to PAD TIme 、Clock Setup TIme、Clock Hold TIme、Clock-to-Output Delay等眾多時序特征量密切相關(guān)。

發(fā)表于：12/11/2022

入門：簡談Xilinx FPGA原理及結(jié)構(gòu)

　　FPGA是在PAL、PLA和CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的一種更復(fù)雜的可編程邏輯器件。它是ASIC領(lǐng)域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。

發(fā)表于：12/11/2022

入門：FPGA之組合邏輯與時序邏輯、同步邏輯與異步邏輯的概念

　　如果數(shù)字電路滿足任意時刻的輸出僅僅取決于該時刻的輸入，那么該數(shù)字電路為組合邏輯電路。相反，如果數(shù)字電路任意時刻的輸出不僅取決于當(dāng)前時刻的輸入，而且還取決于數(shù)字電路原來的狀態(tài)，那么該數(shù)字電路為時序邏輯電路。

發(fā)表于：12/11/2022