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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

基于流水線技術(shù)的并行高效FIR濾波器

數(shù)字濾波器可以濾除多余的噪聲，擴(kuò)展信號(hào)頻帶，完成信號(hào)預(yù)調(diào)，改變信號(hào)的特定頻譜分量，從而得到預(yù)期的結(jié)果。數(shù)字濾波器在DVB、無線通信等數(shù)字信號(hào)處理中有著廣泛的應(yīng)用。在數(shù)字信號(hào)處理中，傳統(tǒng)濾波器通過高速

發(fā)表于：8/6/2012

設(shè)計(jì)基于 FPGA的MAC子系統(tǒng)，打造與眾不同的WiMAX產(chǎn)品

技術(shù)要求和商業(yè)需求正促使WiMAX無線網(wǎng)絡(luò)技術(shù)快速升溫。通信行業(yè)面臨著進(jìn)一步降低無線通信網(wǎng)絡(luò)成本的巨大壓力，而實(shí)現(xiàn)這一點(diǎn)的一個(gè)可能方法就是提高目前的移動(dòng)網(wǎng)絡(luò)中使用的無線頻譜的使用效率。綜合利用一系列

發(fā)表于：8/6/2012

Cypress CY8CKIT-036 PSoC熱管理解決方案

Cypress公司的CY8CKIT-036PSoC熱管理擴(kuò)展板用來評(píng)估系統(tǒng)的熱管理功能和PSoC架構(gòu)的能力,支持多達(dá)4線風(fēng)扇的控制,六個(gè)不同模擬和數(shù)字傳感器組合的溫度檢測(cè),基于EEPROM的數(shù)據(jù)記錄,I2C/SMbus/PMbus主接口,熱區(qū)管理(溫度和風(fēng)扇速度的關(guān)系),檢測(cè)熱和冷卻故障或告警的算法.典型解決方案包括多個(gè)器件如CPLD,混合信號(hào)ASIC和/或有限功能以及剛性分立器件.本文介紹了CY8CKIT－036PSoC熱管理擴(kuò)展板主要功能,框圖,熱管理功能(TME)功能框圖以及擴(kuò)

發(fā)表于：8/6/2012

基于FPGA的卷積碼Viterbi譯碼器性能研究

卷積碼是一種前向糾錯(cuò)控制(ForwardErrorControl，F(xiàn)EC)編碼方式，其特點(diǎn)是接收端根據(jù)接收碼字自動(dòng)檢測(cè)和糾正信道傳輸引入的錯(cuò)誤。由于FEC方式不需要反饋信道，譯碼實(shí)時(shí)性比較好，控

發(fā)表于：8/2/2012

用模塊化設(shè)計(jì)方法實(shí)現(xiàn)FPGA動(dòng)態(tài)部分重構(gòu)

基于FPGA動(dòng)態(tài)可重構(gòu)技術(shù)將設(shè)計(jì)從一個(gè)純空間的數(shù)字邏輯系統(tǒng)轉(zhuǎn)換為在時(shí)間、空間混合構(gòu)建的數(shù)字邏輯系統(tǒng)。這種技術(shù)是數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)思想的變革，使FPGA資源利用率成倍提高。目前我國在FPGA可重構(gòu)技術(shù)方面開展的研究很少。本論文闡述了采用模塊化設(shè)計(jì)實(shí)現(xiàn)FPGA動(dòng)態(tài)部分重構(gòu) 的方法，能夠使FPGA部分邏輯功能重新配置過程中，其余部分邏輯功能正常運(yùn)行，即實(shí)現(xiàn)了FPGA邏輯功能的動(dòng)態(tài)部分重構(gòu)。

發(fā)表于：8/2/2012

G.726語音編解碼在SoPC系統(tǒng)中的實(shí)現(xiàn)

G.726是ITU前身CCITT于1990年在G.721和G.723標(biāo)準(zhǔn)的基礎(chǔ)上提出的關(guān)于把64kbps非線性PCM信號(hào)轉(zhuǎn)換為40kbps、32kbps、24kbps、16kbps的ADPCM信號(hào)的

發(fā)表于：8/2/2012

基于FPGA+ARM的圖像采集傳輸系統(tǒng)

本文介紹了用ARM和FPGA實(shí)現(xiàn)的一個(gè)實(shí)時(shí)圖像采集傳輸系統(tǒng)的設(shè)計(jì)方案，本系統(tǒng)設(shè)計(jì)方案采用FPGA技術(shù)來為作物識(shí)別、雜草識(shí)別等圖像處理算法的實(shí)時(shí)實(shí)現(xiàn)提供了平臺(tái)。

發(fā)表于：8/1/2012

基于FPGA的步進(jìn)電機(jī)控制器

本文的創(chuàng)新點(diǎn)為將該步進(jìn)電機(jī)控制器的控制字和分頻系數(shù)映射在主控制器(DSP或單片機(jī)等)的內(nèi)存空間，控制時(shí)僅需對(duì)其進(jìn)行寫操作，使步進(jìn)電機(jī)的控制變得簡(jiǎn)單方便；而且，可節(jié)省主控制器(DSP或單片機(jī)等)的外圍資源，減少板上負(fù)載。系統(tǒng)中可以加入電機(jī)運(yùn)行總步數(shù)控制寄存器及其電路、加速度寄存器及其控制電路等，打造一個(gè)更智能的步進(jìn)電機(jī)控制器。

發(fā)表于：8/1/2012

基于FPGA的相檢寬帶測(cè)頻系統(tǒng)

作者：西安電子科技大學(xué)信息處理研究所秦紅波鄭珍周渭王海在電子測(cè)量技術(shù)中，頻率測(cè)量是最基本的測(cè)量之一。常用的測(cè)頻法和測(cè)周期法在實(shí)際應(yīng)用中具有較大的局限性，并且對(duì)被測(cè)信號(hào)的計(jì)數(shù)存在±1個(gè)字的誤

發(fā)表于：8/1/2012

基于Verilog HDL設(shè)計(jì)實(shí)現(xiàn)的乘法器性能研究

摘要：本文在設(shè)計(jì)實(shí)現(xiàn)乘法器時(shí)，采用了4-2和5-2混合壓縮器對(duì)部分積進(jìn)行壓縮，減少了乘法器的延時(shí)和資源占用率；經(jīng)XilinxISE和QuartusII兩種集成開發(fā)環(huán)境下的綜合仿真測(cè)試，與用Ver

發(fā)表于：8/1/2012