我们的在线视频免费观看,肥臂无码免费一区二区三区,18禁强伦姧人妻又大又漫画

頭條

AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

嵌入式系統(tǒng)設(shè)計(jì)中FPGA問題

FPGA是今天許多要求最嚴(yán)苛的嵌入式系統(tǒng)設(shè)計(jì)的重要元件。由于FPGA器件的價(jià)格大幅下跌，加上為設(shè)計(jì)人員帶來的便利性和靈活性，F(xiàn)PGA在競(jìng)爭(zhēng)激烈的全球市場(chǎng)上嵌入式設(shè)計(jì)產(chǎn)品的應(yīng)用中日益增加并不足為奇。

發(fā)表于：7/26/2012

Rambus和GLOBALFOUNDRIES展示在28納米硅晶測(cè)試芯片上取得的非凡性能和功耗表現(xiàn)

Rambus公司（納斯達(dá)克股票代碼:RMBS）和GLOBALFOUNDRIES今天宣布兩種獨(dú)立的基于內(nèi)存架構(gòu)的硅晶測(cè)試芯片的合作成果。第一種測(cè)試芯片提供了針對(duì)智能手機(jī)和平板電腦等移動(dòng)設(shè)備存儲(chǔ)器應(yīng)用的解決方案。第二種測(cè)試芯片展示了面向服務(wù)器等計(jì)算主存儲(chǔ)器應(yīng)用的解決方案。這兩款測(cè)試芯片均采用GLOBALFOUNDRIES的28納米超低功率（28nm-SLP）制程，為目前先進(jìn)的系統(tǒng)單芯片（SoC）發(fā)展提供最省電及最高性能的模擬/混合訊號(hào)的產(chǎn)品，功耗及性能方面更是超出預(yù)期。

發(fā)表于：7/26/2012

一種基于FPGA的慢門限恒虛警處理電路

雷達(dá)信號(hào)的檢測(cè)多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號(hào)，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號(hào)處理的重要組成部分，慢門限恒虛警處理主要是針對(duì)接收機(jī)熱噪聲，文中介紹一種基于FPGA嵌入式設(shè)計(jì)的慢門限恒虛警處理電路，給出了仿真模型及仿真結(jié)果，并已將其用于某檢測(cè)器中，取得了良好的經(jīng)濟(jì)效益。

發(fā)表于：7/25/2012

基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計(jì)

設(shè)計(jì)了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過VerilogHDL語言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗(yàn)結(jié)果驗(yàn)證了協(xié)議芯片設(shè)計(jì)的可行性。

發(fā)表于：7/25/2012

基于DSP和CPLD的PCI高速測(cè)控系統(tǒng)結(jié)構(gòu)的研究

隨著數(shù)字信號(hào)處理芯片性價(jià)比的不斷提高，數(shù)字信號(hào)處理的應(yīng)用領(lǐng)域飛速發(fā)展，同時(shí)Pentium高速CPU的出現(xiàn)，要求有極高的數(shù)據(jù)通量予以支持，而低速的ISA總線在解決這些問題方面逐漸無能為力，取而代之的是高速的PCI總線。

發(fā)表于：7/25/2012

基于MSP430和FPGA的風(fēng)光逆變并網(wǎng)系統(tǒng)

系統(tǒng)的功率電路部分采用全橋拓?fù)溥M(jìn)行逆變，數(shù)字控制系統(tǒng)采用MCU+FPGA構(gòu)架。由全硬件完成對(duì)外網(wǎng)市電的倍頻工作，再由FPGA動(dòng)態(tài)調(diào)整系統(tǒng)輸出相位，讓輸出和外網(wǎng)市電實(shí)現(xiàn)同相位。MCU完成對(duì)太陽能電池板的最大功率點(diǎn)追蹤(MPPT)，發(fā)電端電壓欠壓檢測(cè)以及孤島效應(yīng)檢測(cè)等功能。

發(fā)表于：7/24/2012

ADI HSC-ADC-EVALCZ基于FPGA的高速ADC評(píng)估方案

ADI公司的HSC－ADC－EVALCZ是采用Xilinx Virtex－4 FPGA的高速ADC評(píng)估平臺(tái),能從ADI高速ADC評(píng)估板中捕獲數(shù)字?jǐn)?shù)據(jù).平臺(tái)通過USB端口連接到PC,采用VisualAnalog®快速評(píng)估高速ADC的性能,與之配套的有ADIADC高速評(píng)估板,信號(hào)源和時(shí)鐘源.平臺(tái)具有64kBFIFO深度,644MSPSSDR和800MSPSDDR并行輸入,支持1.8V,2.5V和3.3VCMOS與LVDS接口,支持高達(dá)18位的多個(gè)ADC通路.本文介紹了HSC－ADC－EVALCZ評(píng)估平臺(tái)產(chǎn)品亮點(diǎn)和主要特性,功能框

發(fā)表于：7/24/2012

基于CPLD的智能撥號(hào)報(bào)警系統(tǒng)

提出了一種以CPLD芯片作為控制核心的智能報(bào)警系統(tǒng)。系統(tǒng)主要通過檢測(cè)電路、DTMF撥號(hào)電路、VHDL語言編寫的邏輯硬件電路實(shí)現(xiàn)報(bào)警。利用EDA技術(shù)進(jìn)行系統(tǒng)設(shè)計(jì)，外圍器件少，結(jié)構(gòu)簡(jiǎn)單，升級(jí)和維護(hù)方便。通過邏輯仿真，驗(yàn)證了系統(tǒng)設(shè)計(jì)的可行性和穩(wěn)定性，具有實(shí)用價(jià)值。

發(fā)表于：7/23/2012

基于PSoC的數(shù)控運(yùn)動(dòng)控制器

采用PSoC可編程片上系統(tǒng)設(shè)計(jì)了一個(gè)數(shù)控運(yùn)動(dòng)控制器，由于PSoC具有靈活的可自由配置的模擬、數(shù)字資源和輸入輸出接口以及對(duì)多種通信接口的支持，該運(yùn)動(dòng)控制器具有良好的可擴(kuò)展性和可移植性。介紹了系統(tǒng)的整體結(jié)構(gòu)、控制器的硬件模塊設(shè)計(jì)以及直線、圓弧、Nurbs曲線插補(bǔ)方式和速度控制方案的軟件實(shí)現(xiàn)，使用該控制器控制一臺(tái)三軸雕刻機(jī)進(jìn)行雕刻，結(jié)果表明該系統(tǒng)具有良好的性能。

發(fā)表于：7/23/2012

基于Astro工具的ASIC時(shí)序分析

在目前的ASIC設(shè)計(jì)中，時(shí)鐘信號(hào)的質(zhì)量對(duì)同步數(shù)字電路的影響越來越大。如何避免時(shí)序問題給電路造成的不利影響成為設(shè)計(jì)中的重要挑戰(zhàn)。本文主要介紹了邏輯設(shè)計(jì)中值得注意的重要時(shí)序問題，以及如何克服這些問題。最后介紹了利用Astro工具進(jìn)行時(shí)序分析的方法。

發(fā)表于：7/23/2012