系統(tǒng)級(jí)封裝的電源完整性分析和電磁干擾研究
所屬分類：技術(shù)論文
上傳者：serena
標(biāo)簽： 電源完整性 電磁干擾 PDN結(jié)構(gòu)
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文檔介紹： 本論文系統(tǒng)研究了系統(tǒng)級(jí)封裝的電源完整性分析，電源分布網(wǎng)絡(luò)設(shè)計(jì)以及三維混合芯片堆疊引起的近場(chǎng)耦合問題。對(duì)封裝級(jí)PDN結(jié)構(gòu)設(shè)計(jì)，寬頻帶、高隔離深度的噪聲隔離抑制技術(shù)以及新型混合芯片三維堆疊屏蔽結(jié)構(gòu)進(jìn)行了重點(diǎn)研究上。
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