一種低成本VPX背板總線測(cè)試設(shè)備
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>631 K
標(biāo)簽： VPX背板 高速串行總線 信號(hào)完整性
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文檔介紹：分析了常見高速串行總線測(cè)試方案的優(yōu)缺點(diǎn)，針對(duì)VPX高速背板結(jié)構(gòu)和信號(hào)定義特征，提出了一種低成本的VPX背板高速串行總線的測(cè)試方法。該方法以FPGA為運(yùn)算核心，通過巧妙的結(jié)構(gòu)設(shè)計(jì)和高速串行電路設(shè)計(jì)，實(shí)現(xiàn)了單次同時(shí)測(cè)試最多16對(duì)高速收發(fā)通道，且可進(jìn)行高速串行總線從物理層、鏈路層到協(xié)議層的信號(hào)誤碼率測(cè)試和眼圖測(cè)試，每通道測(cè)試速率可大于10 Gb/s。
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