摘　要：一種具有功耗管理特性的DSP處理器的結(jié)構(gòu)設(shè)計。該處理器采用4級流水線和增強(qiáng)型" title="增強(qiáng)型">增強(qiáng)型的哈佛并行系統(tǒng)結(jié)構(gòu)及完善的時鐘管理模塊,提供了一種DSP處理器的集成設(shè)計。?

關(guān)鍵詞：DSP處理器 流水線 哈佛結(jié)構(gòu) 低功耗" title="低功耗">低功耗?

??? 在信息日益成為一種重要資源的今天,強(qiáng)大的市場需求和微電子技術(shù)的發(fā)展促成了便攜式電子系統(tǒng)的飛速發(fā)展。這些便攜式電子設(shè)備,不但對速度和面積要求非常高,而且對系統(tǒng)的平均功耗要求也很嚴(yán)格,使功耗問題日漸成為制約便攜式電子設(shè)備發(fā)展的瓶頸。要獲得高性能低功耗的方案,其實質(zhì)也就是在處理速度、芯片面積和功耗上來權(quán)衡如何滿足數(shù)字信號處理系統(tǒng)的要求。
　　本文介紹了一種基于并行流水線的低功耗數(shù)字信號處理器(DSP)的系統(tǒng)設(shè)計,以改善通用處理器的不足,應(yīng)用于各種便攜式系統(tǒng)中,以便取得良好的效果。
　　系統(tǒng)方案中,基于流水線的結(jié)構(gòu)從行為級方面降低了系統(tǒng)的功耗;時鐘管理方案" title="管理方案">管理方案則可以允許系統(tǒng)在不同的工作模式下使用不同的工作頻率,從而使每一個單項任務(wù)所消耗的功耗最小;增強(qiáng)型的哈佛結(jié)構(gòu)存儲管理可以大大提高系統(tǒng)的并行性,提高系統(tǒng)效率。
1 流水線結(jié)構(gòu)
　　流水線結(jié)構(gòu)是芯片行為級降低功耗的主要方法之一,下面簡要分析其原理。在傳統(tǒng)的分析方法中,CMOS電路的功耗可用下面的方程進(jìn)行估計:
　　
　　其中f=1/Ts,Ts是原始時序系統(tǒng)的時鐘周期。若是一個M級流水線系統(tǒng),其關(guān)鍵路徑則縮短為原路經(jīng)長度的1/M,一個時鐘周期內(nèi)充放電電容則減小為Ccharge/M(注意總電容并沒有變化)。如果時鐘速度保持不變,則在原來對電容Ccharge充放電的同樣時間內(nèi),現(xiàn)在只需要對Ccharge/M進(jìn)行充放電,這就意味著電源電壓可以降低到βVdd,其中β是一個小于1的常數(shù)。這樣,流水線濾波器的功耗將為:
　　
　　和原始系統(tǒng)相比流水線系統(tǒng)的功耗降低了β2倍。
　　該DSP處理器采用如圖1所示的4級流水線結(jié)構(gòu)。各級流水線的功能介紹如下:
　　FI:取址階段。由程序地址產(chǎn)生模塊產(chǎn)生指令存儲器地址,并取出指令。
　　DI:譯碼階段。通過指令譯碼產(chǎn)生相應(yīng)的微控制信號,送入相應(yīng)的控制寄存器。
　　FO:取操作數(shù)階段。從寄存器堆或外部存儲器讀出相應(yīng)的數(shù)據(jù),通過數(shù)據(jù)總線送入運算單元或寄存器堆。
　　EXE/WB:執(zhí)行及寫回階段。進(jìn)行運算或操作,得出相應(yīng)的結(jié)果,并將結(jié)果放到寫總線(EB)上。 ?

?

圖1 4級流水線?

2 外圍接口部分
　　外圍接口部分提供系統(tǒng)內(nèi)部和外部的各種連接方式,實現(xiàn)各種方式的信息傳輸。本設(shè)計把這些接口分為二大部分:(1)MCU類型的接口,如低速的串行端口(串行外圍接口(SPI)和通用異步收發(fā)器(UART))、可編程通信接口(PCI)、通用串行總線(USB)以及一些外圍設(shè)備。(2)適于媒體信息收發(fā)的高速接口,如異步串行端口和并行外圍接口。
3 數(shù)據(jù)傳輸?shù)脑O(shè)計
　　數(shù)字信號處理是數(shù)據(jù)量很大的應(yīng)用,所以如何高效地傳輸數(shù)據(jù)是一個影響系統(tǒng)性能的關(guān)鍵瓶頸。作為DSP處理器,必須有全面的DMA能力以便對數(shù)據(jù)在芯片內(nèi)外進(jìn)行傳輸。因為在DSP芯片內(nèi)部集成足夠的存儲空間不大現(xiàn)實,所以必須采用DMA來管理流動數(shù)據(jù),將數(shù)據(jù)傳輸和系統(tǒng)控制過程分開。這樣,一方面可以提高數(shù)據(jù)傳輸?shù)乃俣?另一方面可以降低處理器內(nèi)核的負(fù)擔(dān),提高系統(tǒng)運行效率。?

系統(tǒng)設(shè)計中DMA采用基于描述符的傳送,它在發(fā)起DMA傳送序列時,需要一組存儲在存儲器中的參數(shù)。這類傳送允許將多個DMA序列鏈接在一起,一個DMA通道可以被編程建立,并且在當(dāng)前序列完成之后啟動另一個DMA傳送。
4 乘法器" title="乘法器">乘法器和邏輯單元的設(shè)計
　　在數(shù)字信號處理應(yīng)用中,實現(xiàn)高速的數(shù)據(jù)運算是其突出的特點,所以其結(jié)構(gòu)設(shè)計中必須具有單獨的乘法器以實現(xiàn)其性能的提高。乘法器和邏輯單元的結(jié)構(gòu)框圖如圖2所示。 ?

圖2 CALU及乘法器結(jié)構(gòu)框圖?

　　乘法器工作時,用1條LT(Load TR)指令加載TR,由TR提供一個乘數(shù)。乘法指令提供另一個操作數(shù),它既可以是來自數(shù)據(jù)總線,也可以是來自程序總線的立即數(shù)。不管在哪種情況下,每個周期都可以獲得穩(wěn)定的乘積項輸出。
　　3個移位器(shifter)是桶式移位器,它提供對16位或32位的操作數(shù)進(jìn)行移位操作,可以大大提高乘后累加的速度。
5 地址處理模塊
　　地址處理模塊是為總線部件計算取指和取數(shù)據(jù)的地址,也包括處理一些重復(fù)指令和跳轉(zhuǎn)指令。根據(jù)指令系統(tǒng)的特點,本文設(shè)計的地址處理單元如圖3所示。 ?

圖3 地址處理模塊結(jié)構(gòu)框圖?

　　派生地址可能來自S_BUS,或是上一地址的加1值,也可能是總線輸入數(shù)據(jù)暫存器DataIn之一;指令指針I(yè)C的值可能來自S_BUS或者是自增1的結(jié)果;預(yù)取指針PreIC可能來自IC或者是自加1的結(jié)果。最后的輸出地址是派生地址暫存器AddrTemp、指令指針I(yè)C、總線輸入數(shù)據(jù)暫存器DataIn或預(yù)取指針PreIC這4種地址之一。
　　當(dāng)執(zhí)行的指令需要計算有效地址時,輸出地址是派生地址寄存器;當(dāng)程序跳轉(zhuǎn)時,輸出地址是指令指針I(yè)C;當(dāng)尋址方式是間接尋址時,輸出地址是DataIn; 當(dāng)預(yù)取指令時,輸出地址是預(yù)取指針PreIC。
　　因為AddrTemp和IC的增量計算在系統(tǒng)中不可能同時出現(xiàn),所以結(jié)構(gòu)設(shè)計中只設(shè)計一個增量器供二者共用。
6 存儲器的組織管理
　　在數(shù)字信號處理系統(tǒng)中,數(shù)據(jù)的吞吐率直接影響系統(tǒng)的性能,傳統(tǒng)的馮·諾曼(Von Neuman)結(jié)構(gòu)是將指令、數(shù)據(jù)存儲在同一存儲器中統(tǒng)一編址,依靠指令計數(shù)器提供的地址來區(qū)分指令和數(shù)據(jù)。取指令和取數(shù)據(jù)都訪問同一存儲器,數(shù)據(jù)吞吐率低。而哈佛結(jié)構(gòu)則不同于傳統(tǒng)的馮·諾曼結(jié)構(gòu)的并行系統(tǒng)結(jié)構(gòu),其主要特點是將程序和數(shù)據(jù)存儲在不同的存儲空間中,即程序存儲器和數(shù)據(jù)存儲器是2個相互獨立的存儲器,每個存儲器獨立編址,獨立訪問。系統(tǒng)中設(shè)置了程序和數(shù)據(jù)2條總線,從而使數(shù)據(jù)的吞吐率提高了1倍。
　　本文的設(shè)計采用如圖4所示的增強(qiáng)型哈佛結(jié)構(gòu),它包括1個程序代碼存儲器和2個數(shù)據(jù)存儲器,其中程序代碼存儲器只存放指令,程序數(shù)據(jù)存儲器存放程序數(shù)據(jù),而數(shù)據(jù)存儲器則存放通用數(shù)據(jù)。對這些存儲器的訪問是相互獨立的,系統(tǒng)可以在取指令的同時提供2個操作數(shù),因而大大提高了系統(tǒng)的執(zhí)行效率。
　　為了使用更大的虛擬地址空間,對存儲器采用分頁管理,幾個不同的頁可以占用同一段地址空間,由各個存儲器的分頁寄存器指明當(dāng)前所訪問的是哪一頁。 ?

圖4 增強(qiáng)型哈佛結(jié)構(gòu)?

7 時鐘管理方案
　　由公式(1)可以看出,系統(tǒng)的功耗和時鐘頻率呈線性關(guān)系,因此,通過降低系統(tǒng)時鐘可以有效地降低功耗。時鐘管理方案為系統(tǒng)提供了在不同工作模式下進(jìn)行工作的頻率,其結(jié)構(gòu)如圖5所示。由圖可知,外部輸入時鐘CLKI經(jīng)過全局輸入緩沖器IBUFG連接到延遲鎖相環(huán)" title="鎖相環(huán)">鎖相環(huán)DLL,鎖相環(huán)原相時鐘經(jīng)過全局緩沖器BUFG輸出,這樣就可以得到穩(wěn)定的片內(nèi)原時鐘;系統(tǒng)在低功耗模式下,可以根據(jù)用戶配置的時鐘分頻計數(shù)器的值將原時鐘分頻,產(chǎn)生分頻時鐘;如果系統(tǒng)時鐘要停止,可直接將低電平作為時鐘輸出。 ?

圖5 時鐘管理方案結(jié)構(gòu)圖?

　　以上3種時鐘經(jīng)過多路選擇器輸出,該內(nèi)部產(chǎn)生的時鐘已經(jīng)不是穩(wěn)定的時鐘。因此,將該時鐘輸出到片外,然后將輸入連接到片上時鐘專用線,即經(jīng)過全局輸入緩沖器連接到延遲鎖相環(huán),鎖相環(huán)原相時鐘經(jīng)過全局緩沖器輸出產(chǎn)生穩(wěn)定的系統(tǒng)主時鐘。同時,鎖相環(huán)二分頻時鐘經(jīng)過全局緩沖器輸出作為系統(tǒng)狀態(tài)時鐘,由它參與系統(tǒng)控制。此外,將該鎖相環(huán)的時鐘鎖定標(biāo)志LOCKED輸出,便于在系統(tǒng)調(diào)試時觀察內(nèi)部時鐘的穩(wěn)定性。
　　本文介紹的低功耗DSP處理器的設(shè)計,相對于其他處理器的解決方案具有成本低、復(fù)雜性小、產(chǎn)品上市時間短等優(yōu)點,并且能夠以較低的價格實現(xiàn)各種便攜式數(shù)字信號處理性能。該設(shè)計方法可作為同類設(shè)計的參考。
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